[发明专利]一种Booth乘法器

说明书

技术领域

本发明涉及乘法器，特别涉及一种Booth乘法器。

背景技术

随着计算机和信息技术的快速发展，人们对器件处理速度和性能的要求越来越高，在高速数字信号处理器(DSP)、微处理器和RISC等各类芯片中，乘法器是必不可少的算术逻辑单元，且往往处于关键延时路径中，它完成一次乘法操作的周期基本上决定了微处理器的主频，因此高性能的乘法器是现代微处理器及高速数字信号处理中的重要部件。目前乘法器设计方法主要有4种，分别为：并行乘法器、移位相加乘法器、查找表乘法器、加法树乘法器。其中，并行乘法器易于实现，运算速度快，但耗用资源多，尤其是当乘法运算位数较宽时，耗用资源会很庞大；移位相加乘法器设计思路是通过逐项移位相加实现，其耗用器件少，但耗时钟，速度慢；查找表乘法器将乘积直接放在存储器中，将操作数作为地址访问存储器随着计算机和信息技术的快速发展，人们对器件处理速度和性能的要求越来越高，在高速数字信号处理器(DSP)、微处理器和RISC等各类芯片中，乘法器是必不可少的算术逻辑单元，且往往处于关键延时路径中，它完成一次乘法操作的周期基本上决，得到的输出数据就是乘法结果，该方法的速度只局限于存储器的存储速度，但随乘数的位数增加，存储器的空间会急剧增加，该方法不适合位数高的乘法操作；加法树乘法器采用流水线结构，能在一个时钟完成两数相乘，但当乘数的位数增加，流水线的级数增多，导致会使用很多寄存器，增加器件的耗用。

乘法器运算涉及两个部分：部分积的产生和部分积的累加；由此可知提高乘法速度的途径有：1)减少部分积的数目，2)加快部分积累加速度。Booth编码能减少部分积的数目，从而使基于Booth编码的乘法器能达到更快的运算速度。目前已经有几类Booth编码方案，这些编解码方案能很好地实现减少部分积的功能，但是都未曾从速度、功耗以及占用资源的角度综合考虑。

发明内容

为了克服现有技术的上述缺点与不足，本发明的目的在于提供一种Booth乘法器，采用的Booth编码及解码电路，电路简单，占用晶体管数目少，生成的部分积项数目较少，提高了乘法器的运行速度。

本发明的目的通过以下技术方案实现：

一种Booth乘法器，包括

Booth编码电路，用于对二进制乘数B进行编码；所述编码过程如下：设乘数B为n比特，当B为奇数时，B=B_nB_n-1B_n-2…B₂B₁B₀，令B_n=0B_n=0;当B为偶数时，B=B_n-1B_n-2…B₂B₁B₀，B_i∈{0,1},i=0,1,..,n-1 B_i{0,1},i=0,1,...,n-1；以B_2i′+1B_2i′B_2i′-1为一组，对乘数B进行Booth编码，得到信号X₁,X₂,Neg；其中i′=0,1,…,[n/2]，令B_-1＝0，X1=B2i′+1⊕B2i′,]]>X2=B2i′⊕B2i′-1,]]>Neg=B_2i′+1；