[发明专利]半导体设备

说明书

技术领域

这里讨论的实施例涉及半导体设备。

背景技术

扫描测试是公知的测试半导体设备(LSI：大规模集成电路)的方法。图1图示了具有扫描测试功能的LSI的配置示例。此附图中的LSI具有组合电路c1至c8以及连接到组合电路c1至c8的扫描触发器sf1至sff，组合电路c1至c8包括执行数据处理和计算的多个电路元件。扫描触发器(以下称为“FF”)sf1至sff具有多路器功能。

此外，图1的LSI在正常操作期间具有用户模式，并且在扫描测试期间具有扫描模式。在用户模式的情况中，组合电路c1至c8与扫描触发器sf1至sff一起执行对从输入端子UI输入的数据的处理，并且将处理结果输出给输出端子UO。

另一方面，在扫描模式的情况中，扫描输入端子SI和扫描输出端子SO被串联连接以形成扫描链。用户从扫描输入端子SI输入数据图案(data pattern)，并且数据可被设置在扫描FF sf1至sff中作为到组合电路c1至c8的任意输入值。此外，通过移位扫描链，用户可以使得由扫描FFsf1至sff保存的、指示组合电路c1至c8的处理结果的值从扫描输出端子SO被输出。通过验证数据图案输出，用户可以判断组合电路c1至c8的处理是否适当地被执行。

发明内容

然而，虽然在诸如图1所示电路之类的LSI中，可以通过形成扫描链来使得能够进行扫描测试，然而也使得能够对扫描FF sf1至sff所保存的值进行输出以及从外部设备进行输入。例如，当组合电路c1至c8处理计费信息、口令或其它内部信息时，内部信息由扫描FF sf1至sff保存。第三方对扫描FF sf1至sff所保存的值的非法输入或输出可导致内部信息的泄露或篡改。然而，当LSI没有扫描链时，用户难以适当地执行对组合电路c1至c8的验证。

已经公开了各种技术来防止能够进行扫描测试的LSI中的数据的泄露和篡改(日本专利申请早期公开No.2008-2841、日本专利申请早期公开No.2009-505059)。

根据一个实施例，一种半导体设备包括：具有多个触发器的用户电路；以及连接路径，该连接路径在测试模式中将多个触发器相连并且形成扫描链，其中该连接路径具有逻辑运算电路或反相值连接路径，逻辑运算电路对多个触发器中的任意触发器的非反相输出值执行逻辑运算并输出结果，反相值连接路径向后一级触发器输出多个触发器中的任意触发器的反相输出值。

附图说明

图1是用于图示出具有扫描测试功能的LSI的配置示例的示图。

图2是用于图示出对图1的扫描FF sf1至sff的具体说明的示图。

图3是用于图示出图2的扫描FF sf1至sf4的波形图1A和1B的示图。

图4是用于图示出具有逻辑反相运算电路I1的扫描链及其波形图2A、2B的示例的示图。

图5是用于图示出具有连接路径的扫描链及其波形图3A、3B的示例的示图。

图6是用于图示出具有多个逻辑反相运算电路和反相值连接路径的扫描链示例的示图。

图7是用于图示出具有逻辑运算电路X1的扫描链及其波形图4A、4B的示例的示图。

图8是用于图示出伪随机数生成电路LF的示例的示图。

图9是用于图示出具有FF f3的扫描链的示例的示图，该FF f3与不同于时钟信号CK1的时序的时钟信号CK2同步地操作。

图10是用于图示出图9的扫描链的波形图5A和5B的示图。

图11是用于图示出设置了逻辑反相电路I10的图9的扫描链的示例的示图。

图12是用于图示出图11的扫描链的波形图的示图。

图13是用于图示出具有逻辑运算电路X3的扫描链的示例的示图，该逻辑运算电路X3在产品出厂之后的扫描模式中重设到FF的数据图案输入值和由FF保存的值。

图14是用于图示出图13的扫描链的波形图7A和7B的示图。

图15是用于图示出具有单独的逻辑运算电路X4的扫描链的示例的示图，该逻辑运算电路X4在产品出厂之后的扫描模式中重设到FF的数据图案输入值和由FF保存的值。

图16是用于图示出图15的扫描链的波形图8A和8B的示图。

具体实施方式