[发明专利]半导体装置

说明书

技术领域

本发明涉及一种半导体装置，特别是涉及由导通电阻低、开关特性优良的功率MOS晶体管构成的半导体装置。

背景技术

功率MOS晶体管与双极型功率晶体管相比开关特性优良且特性稳定，使用方便，因而广泛使用于DC－DC转换器等开关电源、电动机的倒相电路等。

近年来，随着便携式电话等便携式机器向小型轻量化发展，需要进一步降低在这些机器上使用的功率MOS晶体管的导通电阻并改善功率MOS晶体管的开关特性。只要提高低浓度漏极层即漂移层的杂质浓度就能够降低功率MOS晶体管的导通电阻。

但是，如果提高漂移层的杂质浓度，则漏源极间耐压BV_DS下降，导通电阻与BV_DS处于折衷关系。因而，不能将漂移层的杂质浓度无限制地提高。为了在规定的BV_DS的基础上进一步降低导通电阻，需要增加漏极电流通道的截面积，即需要增加栅极宽度Ｗ。

在这样的情况下，为了不增加芯片大小，采用指状电极，该指状电极构成为多个呈手指状（手指形状）延伸的漏极电极和源极电极相互插入彼此的指间。栅极电极配置在指状的漏极电极与源极电极之间，并且从指状电极的一端部延伸到另一端部。

另外，对于功率MOS晶体管的开关特性，通过在栅极输入端子上施加规定大小的脉冲电压V_P时的栅极电压V_G的响应速度来评价。在沟道正上方的栅极电极上直接施加的栅极电压V_G的大小不是立刻上升到规定的输入脉冲电压V_P，而是延迟与栅极电阻R_G和栅极输入电容C_I的大小相关的时间上升。

该延迟时间被称为上升时间t_rise，并成为t_rise∝R_GC_I的关系。延迟时间t_rise等于从达到0.9V_P的时间减去达到0.1V_P的时间，最终达到栅极电压V_G＝V_P。栅极电阻R_G和栅极输入电容C_I越大，栅极电压V_G的上升时间t_rise越长，使得功率MOS晶体管的开关特性恶化。

作为图3（A）所示的功率MOS晶体管50的输入电压V_in，施加脉冲电压V_P时的栅极电压V_G的上升状态如图3（C）所示，对此将在后面详述。脉冲电压V_P施加在图3（B）所示的CR电路上，图3（B）所示的CR电路成为图3（A）所示的功率MOS晶体管50的等效电路。

栅极电压V_G延迟上升时间t_rise上升，该上升时间t_rise根据栅极电阻R_G与栅极输入电容C_I的乘积的时间常数R_GC_I来确定。并且，栅极电压V_G在脉冲电压V_P断开时也延迟下降。如图3（D）所示，漏极电压V_D与栅极电压V_G对应地也发生下降延迟、上升延迟。因而，如果栅极布线的电阻R_G大，则功率MOS晶体管的开关特性恶化。

以往，栅极电极由掺杂有杂质的多晶硅膜来形成，但是近年来，通过在多晶硅膜上层叠金属硅化物膜等的结构来谋求降低栅极电阻R_G。

在以下专利文件1中公开有降低栅极输入电容C_I的大小和栅极电阻R_G的内容。关于降低栅极输入电容C_I的内容，公开有在抑制功率MOS晶体管的导通电阻上升的同时，谋求降低构成该栅极输入电容C_I的栅漏极间电容C_GD。

即，降低沟道区附近的漂移层的杂质浓度，使耗尽层容易扩大，由此谋求减小栅漏极间电容C_GD，降低栅极输入电容C_I，另一方面，通过提高漏极层附近的漂移层的杂质浓度来谋求降低导通电阻。