[发明专利]多模维特比解码装置及其解码方法有效

专利信息
申请号: 201210163444.8 申请日: 2012-05-24
公开(公告)号: CN103427850B 公开(公告)日: 2017-04-05
发明(设计)人: 原维 申请(专利权)人: 深圳市中兴微电子技术有限公司
主分类号: H03M13/41 分类号: H03M13/41
代理公司: 北京派特恩知识产权代理有限公司11270 代理人: 张颖玲,蒋雅洁
地址: 518085 广*** 国省代码: 广东;44
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摘要:
搜索关键词: 多模维特 解码 装置 及其 方法
【权利要求书】:

1.一种多模维特比解码装置,其特征在于,该装置包括:

输入数据存储模块,用于采用乒乓存储的方式存储外部输入的待解码数据,以及根据接收的解码指令读取待解码的数据;

分支路径度量模块,用于向所述输入数据存储模块发送所述解码指令,并接收所述待解码的数据;以及,根据不同的码率指示,对所述待解码数据与编码器的状态输出值进行相关运算,获得分支路径度量值;

模式选择模块,用于根据不同制式,不同约束度和不同编码器的状态输出值,选择不同组合的分支路径度量送入并行加比选模块;

所述并行加比选模块,用于根据状态转移图,将对应状态的度量值与分支路径度量值并行累加计算,获得累加值,并将最大的累加值作为下一状态的新的度量值,向幸存路径存储模块发送幸存路径选择结果,直到所述待解码数据结束;

所述幸存路径存储模块,用于保存所有的幸存路径选择结果;

回溯模块,用于按照不同的编码方式选择不同的回溯方式,根据所述幸存路径存储模块保存的所述幸存路径选择结果,从任意状态或最大的累加值所对应的状态开始回溯,获得解码结果;

时序控制模块,用于向所述分支路径度量模块、所述模式选择模块、所述并行加比选模块、所述幸存路径存储模块和所述回溯模块提供控制信号,以便各模块以流水线的方式操作,所述控制信号包括使能信号、延迟信号和计数信号。

2.根据权利要求1所述的装置,其特征在于,所述装置还包括:

防溢出模块,用于所述并行加比选模块获得所述累加值之后,当0状态对应的累加值有效位的最高位为1时,根据来自所述时序控制模块的使能信号,将所有获得的累加值有效位的次高位减1,获得新的累加值并作为本次累加计算的结果。

3.根据权利要求1或2所述的装置,其特征在于:

所述不同的编码方式包括咬尾卷积编码和非咬尾卷积编码;所述咬尾卷积编码对应的回溯方式为一次回溯,回溯深度为两倍的编码长度;所述非咬尾卷积编码对应的回溯方式为滑窗回溯,所述滑窗回溯的重叠长度(overlap)、窗长和有效比特数根据性能需求进行设置。

4.根据权利要求1所述的装置,其特征在于:

所述不同制式包括长期演进(LTE)、时分同步码分多址(TD-SCDMA)、宽带码分多址(WCDMA)和码分多址(CDMA)2000制式。

5.根据权利要求4所述的装置,其特征在于:

当所述不同制式包括TD-SCDMA、WCDMA和CDMA2000制式时,所述回溯模块根据码块长度的不同,所选择的回溯方式为一次回溯与滑窗回溯相结合的方式。

6.根据权利要求1所述的装置,其特征在于,所述并行加比选模块包括:

累加计算单元,用于根据状态转移图,多路并行累加计算对应状态的度量值与分支路径度量值,获得累加值;

选择单元,用于根据加比选法则,选择最大的累加值作为下一状态的新的度量值,并向所述幸存路径存储模块发送选择结果,直到待解码数据结束;

判断单元,用于当累加次数小于预置累加次数,则返回执行所述累加计算单元的下一次累加计算;当所述累加次数大于或等于预置累加次数,则结束累加计算。

7.一种多模维特比解码装置的解码方法,其特征在于,该方法包括:

采用乒乓存储的方式存储输入的待解码数据;

根据不同的码率指示,对所述待解码数据与编码器的状态输出值进行相关运算,获得分支路径度量值;

根据不同制式,不同约束度和不同编码器的状态输出值,选择不同组合的分支路径度量;

根据状态转移图,将对应状态的度量值与分支路径度量值并行累加计算,获得累加值,并将最大的累加值作为下一状态的新的度量值,记录所有的幸存路径选择结果,直到所述待解码数据结束;

按照不同的编码方式选择不同的回溯方式,根据记录的所述幸存路径选择结果,从任意状态或最大的累加值所对应的状态开始回溯,获得解码结果。

8.根据权利要求7所述的方法,其特征在于,

所述获得累加值之后,所述方法还包括:

当0状态对应的累加值有效位的最高位为1时,将所有获得的累加值有效位的次高位减1,获得新的累加值并作为本次累加计算的结果。

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