[发明专利]半导体器件制造方法

说明书

技术领域

本发明涉及半导体器件制造方法领域，特别地，涉及一种具有外延源漏区域的晶体管的制造方法。

背景技术

半导体集成电路技术在进入到90nm特征尺寸的技术节点后，维持或提高晶体管性能越来越具有挑战性。在目前的主流技术中，对于PMOS而言，人们采用在源漏区形成沟槽后外延生长硅锗的方法，提供压应力以挤压晶体管的沟道区，从而提高PMOS的性能。同时，对于NMOS而言，为了实现同样目的，在源漏区外延硅碳的方法也逐渐被采用。参见图1，图中是现有的具有外延源漏区域的晶体管结构示意图，在衬底1中刻蚀形成源漏区的沟槽，并外延锗硅或碳硅形成外延源漏区域2，从而向沟道区域提供应力。

在小尺寸器件中，PMOS源漏区内的硼(B)容易从源漏区扩散到衬底和沟道区域，可能造成SCE(Short channel effect，短沟道效应)和DIBL(Drain induction barrier lower，漏感应势垒降低)效应，导致源漏区的电阻增大以及降低了源漏之间的击穿电压。另外，如果硼从源漏延伸区扩散到栅极绝缘层，则会导致栅极绝缘层的电学性能不稳定。同时，硼从源漏区扩散出去将会导致源漏区的电子增加。上面三个方面都会降低器件的电学性能表现。硼掺杂外延锗硅为了降低串联电阻以及接触电阻，但是在外延硅锗内较高的硼含量可能会扩散到沟道区域。在PMOS中，硼扩散向沟道可能会导致小尺寸器件中阈值电压降低。

为了抑制硼的扩散，目前采用的方法是HALO注入。注入的粒子可以是磷或砷，一般剂量大于3e13cm^-3。如果是外延前进行HALO注入，高剂量的注入可能会导致源漏凹槽表面处晶体结构遭到破坏，从而影响到后续源漏外延生长硅锗；如果是外延后进行注入，高剂量的注入将导致外延层的应力释放，降低源漏应力，从而减弱源漏应力抑制SCE和DIBL效应的效果。同时一个更深刻的影响是，HALO注入也不能完全控制硼扩散，从而导致短沟道效应。另外，目前一种方法是通过在源漏硅槽内通过离子注入碳作为防止硼扩散的阻挡层，然后再以较小剂量的HALO注入作为防止硼扩散的补充。这种方法虽然缓解了HALO对源漏硅槽表面的损伤，但是引入了碳注入时对源漏硅槽造成损伤的这个新问题，同时为了修复注入时对源漏槽表面造成的影响，该工艺需要退火，这样会造成掺杂元素的再分布，造成器件的电学性能不稳定。因此，需要提供一种新的具有外延源漏区域的晶体管的制造方法，以解决上述问题，从而更好地确保晶体管性能。

发明内容

本发明提供一种半导体器件制造方法，用于制造具有外延生长源漏区域的晶体管，通过在源漏区域外延扩散阻挡层防止掺杂元素的扩散，增加器件的性能及稳定性。本发明的方法具体包括：

提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入；形成栅极绝缘层、栅极，定义栅极图形；形成虚设间隙壁，其覆盖在所述栅极的侧壁上；形成源漏区域沟槽；外延生长源漏区域扩散阻挡层，其位于所述源漏区域沟槽的侧壁和底部；外延生长源漏区域，其向晶体管沟道区域提供应力；进行LDD掺杂，并执行剂量比常规HALO工艺更小的HALO工艺；形成源漏间隙壁；进行退火处理，形成源漏区域；在所述源漏区域上形成金属硅化物，其作为所述源漏极的接触。

根据本发明的一个方面，所述源漏区域扩散阻挡层厚度为优选地为

根据本发明的一个方面，其特征在于，所述源漏区域扩散阻挡层的材料为硅碳(Si:C)或锗硅碳(SiGe:C)；所述源漏区域扩散阻挡层中碳的掺杂浓度为1e12cm^-3-1e22cm^-3，优选地为5e19cm^-3。

根据本发明的一个方面，所述源漏区域扩散阻挡层为直接外延生长硅碳(Si:C)或锗硅碳(SiGe:C)，或者，先生长部分外延硅缓冲层后再生长硅碳(Si:C)或锗硅碳(SiGe:C)。

根据本发明的一个方面，形成所述源漏区域沟槽的工艺包括干法刻蚀，湿法刻蚀，或者两者的结合。

根据本发明的一个方面，在形成栅极绝缘层、栅极的步骤中，所述栅极的材料为多晶硅，并且，采用后栅工艺，即，在形成所述金属硅化物之后，去除多晶硅材料的所述栅极，形成栅极空洞，在该栅极空洞中填充金属，从而形成金属栅极。

根据本发明的一个方面，在形成栅极绝缘层、栅极的步骤中，采用先栅工艺，即，所述栅极的材料为金属。

根据本发明的一个方面，所述半导体器件制造方法适用于高k/金属栅先栅与后栅集成工艺。