[发明专利]发光二极管有效

专利信息
申请号: 201210171813.8 申请日: 2012-05-29
公开(公告)号: CN102810619A 公开(公告)日: 2012-12-05
发明(设计)人: 叶寅夫 申请(专利权)人: 亿光电子工业股份有限公司
主分类号: H01L33/48 分类号: H01L33/48;H01L33/64
代理公司: 上海专利商标事务所有限公司 31100 代理人: 骆希聪
地址: 中国台湾新*** 国省代码: 中国台湾;71
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摘要:
搜索关键词: 发光二极管
【说明书】:

技术领域

发明是有关于一种发光二极管,且特别是有关于一种倒装芯片式发光二极管。

背景技术

已知的发光二极管封装的制作方法通常是先将多个金球放置于基板的电极上方,并借由共晶接合方式(eutectic bonding)将倒装芯片式发光二极管芯片与基板上的电极电性连接。之后,供应一绝缘胶体(此后称为“底胶”,underfill)填充于发光二极管芯片及基板之间的空间,用以增加反射率。如此一来,借由倒装芯片方式,可避免传统水平式芯片电极阻挡光线,造成出光率降低的现象。然而,当发光二极管芯片借由倒装芯片方式与基板结合时,常会遇到对位偏差的问题,造成发光效果无法均一的现象。并且,将底胶涂布于发光二极管芯片及基板之间,除了反射效果不佳外还需耗费较高的成本。

已知的倒装芯片式发光二极管,一般具有N型半导体层、P型半导体层及发光层。多个金属导体柱由P型半导体层经过发光层至N型半导体贯穿该倒装芯片发光二极管。位于倒装芯片发光二极管的底面的一N型电极与多个金属导体柱连接。位于倒装芯片发光二极管的底面的一P型电极与P型半导体层连接。之后,该倒装芯片式发光二极管借由共晶方式(eutectic bonding)或回焊方式(Reflow),与基板上的电极电性连接,而不需要再借由金球进行电性连接。如此可解决发光二极管芯片借由倒装芯片方式与基板结合时,遇到的对位偏差的问题,也避免了使用底胶的需求。然而,以上述方式将倒装芯片式发光二极管与基板进行电性连接时,因半导体层(平台或外延)接近基板电极,因此经回焊或共晶接合后,可能造成反向电流或是短路的现象。

发明内容

为解决已知发光二极管于封装时可能造成的问题,本发明披露一种包含硅基板或绝缘基板的发光二极管芯片。

发光二极管芯片包括一透明基板以及一半导体层,其中半导体层包含一N型半导体层、一发光层及一P型半导体层依序成长于透明基板表面。发光二极管芯片还包括P型半导体层与硅基板或绝缘基板之间的一接触层。发光二极管芯片包括由硅基板或绝缘基板的底面贯穿至N型半导体层中的多个第一金属导体柱、由硅基板或绝缘基板的底面贯穿至P型半导体层中的多个第二金属导体柱、设置于硅基板或绝缘基板的底面并与该多个第一金属导体柱连接的一N型电极、设置于硅基板或绝缘基板的底面并与该第二多个金属导体连接的一P型电极。该发光二极管芯片以倒装芯片方式与硅基板电性连接。如此,硅基板或绝缘基板可将发光二极管倒装芯片结构垫高,而避免产生反向电流或是短路的现象。此外,硅基板或绝缘基板还可以是齐纳二极管(Zener diode),避免发光二极管倒装芯片结构因高电流而造成击穿的现象。

在本发明的上述实施例中,多个金属导体柱以镶嵌制程(damascene process)形成于硅基板或绝缘基板中。之后,硅基板或绝缘基板再借由共晶接合的方式,与发光二极管芯片的半导体层连接。

在本发明的上述实施例中,硅基板或绝缘基板与发光二极管芯片的半导体层连接。借由光刻及金属沉积法,形成多个第一金属导柱及多个第二金属导柱于发光二极管芯片中。一绝缘层形成于金属导柱侧壁周围,避免电性连接而造成短路。

在本发明的上述实施例中,发光二极管芯片的透明基板还包含一图案化结构,该图案化结构配置于透明基板的另一个侧的半导体层中。图案化结构可包括规则化图案或不规则化图案,用以增加出光性。

在本发明的上述实施例中,该发光二极管芯片的P型电极和N型电极可借由共晶方式或回焊方式,与基板上的电极电性连接。

在本发明的上述实施例中,该发光二极管倒装芯片结构的上方设置有一光学转换材料,该光学转换材料可被发光二极管倒装芯片结构所激发,并混光形成白光。

根据一观点,一种发光二极管包括一基板及一发光二极管芯片。基板包括一本体、多个第三接垫、一第四接垫、一第一电极、一第二电极、多个第一导电贯孔及一第二导电贯孔。本体具有一第一表面及相对第一表面的一第二表面。此些第三接垫设置于第一表面上。此第四接垫设置于第一表面上。第一电极设置于该第二表面上。第二电极设置于该第二表面上。此些第一导电贯孔贯穿该本体,且电性连接此些第三接垫及该第一电极。第二导电贯孔贯穿该本体,且电性连接该第四接垫及该第二电极。发光二极管芯片倒装芯片接合地连接至基板并可包括:一透明基板、配置于透明基板上的一第一型半导体层、配置于第一型半导体层上的一第二型半导体层、第一型半导体层与第二型半导体层之间的一有源半导体层、配置于第一型半导体层并电性连接此些第三接垫的一第一接垫以及配置于第二型半导体层上并电性连接此第四接垫的一第二接垫。

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