[发明专利]一种制作半导体器件的方法

说明书

技术领域

本发明涉及半导体制造工艺，尤其涉及一种制作半导体器件的方法。

背景技术

随着栅极尺寸缩短至几十纳米，栅氧化物层的厚度降至3nm以下，引发了栅极电阻过大、栅泄漏增大以及多晶硅栅出现空乏现象等问题。因此，人们又将目光重新投向金属栅极技术，金属栅极技术采用具有较低电阻的金属作为栅极，并且采用具有较大介电常数的材料作为栅介电层。

金属栅极技术包括先形成栅（Gate-first）工艺和后形成栅（Gate-last）工艺。Gate-first工艺是指在对硅片进行漏/源区离子注入以及随后的高温退火步骤之前形成金属栅极，Gate-last工艺则与之相反。由于Gate-first工艺中金属栅极需经受高温工序，因此该工艺可能会引起热稳定性、阈值电压漂移和栅堆叠层再生长等问题，这对于PMOS来说是非常严重的问题。

通常情况下，周边（I/O）器件的栅氧化物层的厚度通常大于核心（Core）器件的栅氧化物层的厚度。在Gate-last工艺中，如果周边器件的栅氧化物层在伪栅极材料沉积之前形成，那么由于伪栅极材料的去除很容易损坏周边器件的栅氧化物层，这将导致良品率的降低。

因此，目前急需一种制作半导体器件的方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括：A）提供半导体衬底，所述半导体衬底包括周边区域和核心区域；B）在所述半导体衬底上依次形成栅氧化物层和刻蚀停止层；C）在所述刻蚀停止层上形成位于所述周边区域的第一伪栅极、位于所述核心区域的第二伪栅极以及包围所述第一伪栅极和所述第二伪栅极的介电层；D）去除所述第一伪栅极和所述第二伪栅极，以形成第一开口和第二开口；以及E）去除所述第一开口和所述第二开口内的刻蚀停止层。

优选地，所述栅氧化物层的厚度为用于形成所述周边区域内的栅极的栅氧化物层的厚度。

优选地，所述刻蚀停止层的材料与所述栅氧化物的材料不同，且与所述栅氧化物以及所述第一伪栅极和所述第二伪栅极的材料具有刻蚀选择比。

优选地，所述C）步骤包括：C1）在所述刻蚀停止层上形成伪栅极材料层；C2）对所述伪栅极材料层进行刻蚀，以形成所述第一伪栅极和所述第二伪栅极；C3）在所述第一伪栅极和所述第二伪栅极上以及所述刻蚀停止层上形成第一介电层；C4）在所述第一介电层上形成第二介电层，所述第二介电层和所述第一介电层共同组成所述介电层；以及C5）执行平坦化工艺以露出所述第一伪栅极和所述第二伪栅极。

优选地，所述C）步骤还包括：在所述C2）步骤之后执行第一离子注入工艺，以分别在所述第一伪栅极和所述第二伪栅极两侧的所述半导体衬底中形成浅掺杂区；以及在所述C3）步骤之后执行第二离子注入工艺，以分别在所述第一伪栅极和所述第二伪栅极两侧的所述半导体衬底中形成源极和漏极。

优选地，所述刻蚀停止层和所述第一介电层的材料均为氮化硅。

优选地，所述第二介电层为氧化硅。

优选地，所述方法在步骤E）之后还包括：F）在所述周边区域上形成图案化的光刻胶层；G）去除所述第二开口内的部分栅氧化物层；H）去除所述光刻胶层。

优选地，所述方法在步骤H）之后还包括：I）在所述第一开口和所述第二开口内依次形成界面层、高K材料层和金属材料层，以分别在所述第一开口和所述第二开口内形成第一金属栅极和第二金属栅极。

优选地，所述金属材料层的材料为铝。

综上所示，本发明的方法通过在周边器件和核心器件的栅氧化物层上形成刻蚀停止层，可以避免去除伪栅极过程对周边器件的栅氧化物层造成损伤，进而有效地避免半导体器件失效。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1为根据本发明一个实施方式制作半导体器件工艺流程图；以及

图2A-2I为根据本发明一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。

具体实施方式