[发明专利]非易失性存储器、存储器控制器及其访问方法

说明书

技术领域

本公开涉及可以以字为单位访问的非易失性存储器、存储器控制器、非易失性存储器访问方法和程序。

背景技术

已知以非易失性存储器（NVM）为代表的NAND闪存器件的工艺技术的小型化的进展降低了器件的数据保持特性。有鉴于此缺点，已经需要能够为器件提供比之前更好的错误检测和校正的纠错码（ECC）。

改进数据保持也是面临PCRAM（相变随机存取存储器（RAM））和ReRAM（电阻RAM）的关键挑战之一，所述PCRAM和ReRAM是近年来已经推进其开发和商业化的新非易失性存储器。

与NAND闪存器件不同，PCRAM和ReRAM可以以字为单位访问，如同DRAM和SRAM一样。由于该能力，PCRAM和ReRAM称为NVRAM（非易失性RAM）。

对于连续数据，以高速顺序访问NAND闪存器件。相反，NVRAM是支持NAND闪存器件不提供的高速随机访问的非易失性存储器。

NAND闪存器件通常用作存储并下载（SnD）模型应用中的存储部分，在所述存储并下载模型应用中，数据以扇区为单位读入工作存储器以用于执行。

相反，可以以字为单位访问的NVRAM允许CPU直接访问其中的数据。为此原因，NVRAM可以用作芯片内执行（XIP）模型应用中的非易失性工作存储器。

为了支持XIP，涉及充分利用NVRAM的主要特征：其可以字为单位的访问。然而，将ECC特征添加到NVRAM以改进如上所述的其数据保持特性可能降低存储器的访问性能。

日本专利未审公开No.2008-84499（以下称为专利文献1）公开了一种配备有NAND闪存器件、并且配置为改进随机访问性能的非易失性存储器。

基于NAND闪存器件的非易失性存储器以扇区为单位计算ECC。这意味着存储器需要至少以扇区为单位读出其数据，用于错误检测和校正目的。这已经导致了以比扇区更小的数据尺寸为单位、以较低速度实现随机访问的缺点。

专利文献1提出了对32到128比特的数据执行ECC以用于错误检测和校正，以便改进尺寸比扇区更小的数据的随机访问性能。

即，专利文献1提出了一种旨在以页面为单位访问其存储器单元的NAND闪存器件的技术，所述技术用于对尺寸比访问单元更小的数据执行ECC处理。

发明内容

如上所述，支持XIP涉及充分利用NVRAM的性能以允许以字为单位访问其中的数据。然而，添加上述ECC特征以改进NVRAM的数据保持特性通常需要满足以下两个条件：

期望可以定访问的等待时间。还期望将ECC处理对访问等待时间的影响限制到最小。

为满足上述第一条件，可以省略存储器接口的握手协议，用于以固定等待时间访问以实现高速。轮询握手信号并且使轮询结果确定并反映到信号控制，这可以有助于增加访问周期数。

为满足上述第二条件，简单地期望ECC处理需要的时钟速度更低。在发生比特纠错处理时，需要增加访问周期数以包括此处理。该方面也与第一条件相关。

相反，在顺序访问时，如果具有固定访问时间的访问重复多次，则由于固定访问时间而导致的性能开销累积。这可能导致原始性能的劣化。

这对于支持XIP和顺序访问也是有问题的。

在以NAND闪存器件为目标时，如上所述需要以页面为单位写入数据。为此，不期望通过使用专利文献1中公开的技术来改进性能。

日本专利未审公开No.2007-310927（以下称为专利文献2）中公开了类似的技术。然而，也难以使用专利文献2中公开的技术来改进性能。

有鉴于上述情况已经做出本公开，并且本公开提供了一种由可以以字节为单位访问、并且当被访问时允许以最佳数据尺寸为单位进行ECC处理的存储器单元组成的非易失性存储器、存储器控制器、非易失性存储器访问方法以及程序。

根据本公开一实施例，提供了一种非易失性存储器，包括：非易失性存储器单元器件，配置为至少包括非易失性存储器单元阵列，其能够以字为单位访问，并且还能够至少在第一访问模式中以固定等待时间访问并在第二访问模式中以可变等待时间访问；第一访问路径，配置为用于第一访问模式中；第二访问路径，配置为用于第二访问模式中；第一ECC处理部分，配置为连接到第一访问路径，并使用已知纠错码（ECC）对第一访问模式中从非易失性存储器单元阵列输出的数据执行错误检测和校正；以及第二ECC处理部分，配置为连接到第二访问路径，并且使用ECC对第二访问模式中从非易失性存储器单元阵列输出的数据执行错误检测和校正。