[发明专利]MOS晶体管结构及其制造方法

说明书

技术领域

本发明属于集成电路技术领域，特别涉及一种MOS晶体管结构及其制造方法。

背景技术

随着集成电路在各种便携式电子产品中的广泛应用。移动通讯、便携式计算机和移动式多媒体设备等已经成为增长率最高的产品之一，形成了巨大的市场。它们的应用往往受到电池寿命的限制，而电池寿命的改进余地已经不大，功耗自然的成为今后集成电路的发展需要关注的重要指标。同时，集成电路的集成度还在逐步提高，器件尺寸还需要进一步缩小，更小尺寸的器件也是今后集成电路的所追求的目标。

随着亚微米、深亚微米、纳米MOS工艺技术的发展，纳米级的MOS晶体管的沟道中，因为电离杂质很少，导致杂质的分布随机涨落，从而导致阈值电压也随空间位置随机变化，即通常所说的掺杂随机波动效应（random dopant fluctuation，RDF）。另外，器件尺寸的减小导致热载流子效应，工作电源电压必须降低，为了保证电路性能，阈值电压也要随之降低，阈值电压的降低又导致关态漏电流的迅速增加，漏电流的增加会导致器件静态功耗的增加。此外，MOS晶体管中的栅极长度不断缩短，源/漏极之间的寄生电阻以及其他的寄生电容的影响逐步显现。由此可见，器件尺寸的缩小和降低功耗之间存在一定的矛盾，已经无法适应现在集成电路的发展要求了。

发明内容

本发明提供一种MOS晶体管结构及其制造方法，以在缩小MOS器件尺寸的同时降低功耗。

为解决上述技术问题，本发明提供下一种MOS晶体管结构，包括：

一衬底；

形成于所述衬底中的隔离体；

形成于所述衬底以及隔离体上的轻掺杂层；以及

形成于所述轻掺杂层上的无掺杂层和栅极结构。

可选的，还包括：形成于所述隔离体两侧的源极区域和漏极区域。

可选的，所述隔离体为氧化硅，所述隔离体的厚度范围为10nm~200nm。

可选的，所述轻掺杂层的厚度范围为10nm~100nm。

可选的，所述无掺杂层为硅，所述无掺杂层的厚度范围为2nm~20nm。

可选的，所述无掺杂层的截面宽度小于或等于所述隔离体的截面宽度。

可选的，所述隔离体被分割为第一隔离块和第二隔离块，所述无掺杂层的截面宽度小于或等于所述第一隔离块和第二隔离块的间距。

本发明还提供一种MOS晶体管结构的制造方法，包括：

提供一衬底；

在所述衬底上形成隔离体；

在所述衬底和隔离体上生长外延层；

对所述外延层进行第一次离子注入形成轻掺杂层；

在所述轻掺杂层上形成无掺杂层。

可选的，在所述轻掺杂层上形成无掺杂层之后，还包括：

在所述无掺杂层上形成栅极结构；

以所述栅极结构为掩膜对所述衬底进行第二次离子注入；

在所述栅极结构侧壁形成栅极侧墙；以及

以所述栅极侧墙为掩膜对所述衬底进行第三次离子注入形成源极区域和漏极区域。

可选的，所述无掺杂层的截面宽度小于或等于所述隔离体的截面宽度。

可选的，所述隔离体被分割为第一隔离块和第二隔离块，所述无掺杂层的截面宽度小于等于所述第一隔离块和第二隔离块的间距。

可选的，所述外延层的厚度范围为10nm~100nm。

可选的，第二次离子注入剂量大于第一次离子注入剂量，第二次离子注入能量小于第一次离子注入能量。

可选的，所述第一次离子注入的注入能量范围为10kev～1000kev，注入剂量的范围为1E12/cm²~1E14/cm²。

可选的，所述第二次离子注入的注入能量范围为1kev～100kev，注入剂量的范围为1E13/cm²~1E15/cm²。

可选的，所述第三次离子注入的注入能量范围为1kev～100kev，注入剂量的范围为1E14/cm²~1E16/cm²。