[发明专利]三维集成电路的制造方法

说明书

技术领域

本发明一般地涉及半导体领域，更具体地来说，涉及一种三维集成电路的制造方法。

背景技术

半导体行业由于各种电子元件（例如，晶体管、二极管、电阻器、电容器等）集成密度的改进而经历了快速增长。在极大程度上，这种集成密的改进源于半导体工艺节点的缩小（例如，朝向低于20nm的节点缩小工艺节点）。由于近来对微型化、更高的速度和更大的带宽、以及更低的功耗和延迟的需求增加，所以增加了对更小和更有创造性的半导体管芯封装技术的需求。

随着半导体技术的发展，作为有效选择，已经出现了基于多芯片晶圆级封装的半导体器件，从而进一步减小了半导体芯片的实际尺寸。在基于晶圆级封装的半导体器件中，在不同的晶圆上制造有源电路，例如，逻辑电路、存储器电路、处理器电路等，采用拾取与放置技术，将每个晶圆管芯堆叠在另一个晶圆管芯的顶部上。可以通过采用多芯片半导体器件实现更高的密度。此外，多管芯半导体器件可以实现更小的外形尺寸、成本效益、提高的性能和更低的功耗。

三维（3D）集成电路（IC）可以包括顶部有源电路层、底部有源电路层和多个中间层。在3D IC中，两个管芯可以通过多个微凸块接合在一起，并且通过多个衬底通孔彼此电连接。微凸块和衬底通孔提供了在3D IC的垂直轴上的电气互连。结果，两个半导体管芯之间的信号路径短于传统的3D IC，在该传统的3D IC中，采用诸如基于引线接合的芯片堆叠封装的互连技术将不同的管芯接合在一起。3D IC可以包括各种堆叠在一起的半导体管芯。在晶圆切割以前，封装多个半导体管芯。晶圆级封装技术具有一些的优点。晶圆级封装多个半导体管芯的一个有利特征是多芯片晶圆级封装技术可以降低制造成本。基于晶圆级封装的多芯片半导体器件的另一个有利特征是通过采用微凸块和衬底通孔降低寄生损失（parasitic loss）。

发明内容

为了解决现有技术中所存在的技术问题，根据本发明的一方面，提供了一种方法，包括：提供叠层，其中，将多个半导体管芯安装在晶圆的第一面上方；模塑料层形成在所述晶圆的所述第一面上方，其中，所述多个半导体管芯内嵌在所述模塑料层中；薄化所述晶圆的第二面直到暴露多个通孔；将叠层附接至带框；以及切割所述叠层，从而将所述叠层分成多个独立封装件。

该方法进一步包括：将第一底部填充层形成在所述晶圆和所述多个半导体管芯之间。

该方法进一步包括：将所述多个通孔形成在所述晶圆中；将多个第一凸块形成在所述晶圆的所述第一面上方；以及将第一再分布层形成在所述晶圆的所述第一面上方。

在该方法中，所述多个半导体管芯通过所述多个第一凸块和所述第一再分布层连接至所述晶圆。

该方法进一步包括：将多个第二凸块形成在所述晶圆的所述第二面上方；以及将第二再分布层形成在所述晶圆的所述第二面上方。

该方法进一步包括：将所述带框与每个独立封装件分离。

该方法进一步包括：将所述独立封装件附接至所述衬底上。

该方法进一步包括：将保护层形成在所述模塑料层的外边缘和所述叠层的外边缘之间。

根据本发明的另一方面，提供了一种方法，包括：提供叠层，其中，将多个半导体管芯安装在晶圆的第一面上方，其中，所述晶圆包括多个通孔；将模塑料层形成在所述晶圆的所述第一面上方，其中，将所述多个半导体管芯内嵌在所述第一模塑料层中；扩展所述模塑料层，以覆盖所述晶圆的外边缘；薄化所述晶圆的第二面，从而暴露所述多个通孔；将所述叠层附接至带框；以及切割所述叠层，从而将所述叠层分成多个独立封装件。

该方法进一步包括：将所述带框与每个独立封装件分离，以及将独立封装件附接至衬底。

该方法进一步包括：将第一底部填充层形成在所述晶圆和所述多个半导体管芯之间；以及将第二底部填充层形成在所述独立封装件和所述衬底之间。

该方法进一步包括：清洗所述独立封装件的表面；以及清洗所述晶圆的所述外边缘。

该方法进一步包括：化学抛光所述晶圆的所述第二面；将第二再分布层形成在所述晶圆的所述第二面上方；以及将多个凸块形成在所述晶圆的所述第二面上方。

该方法进一步包括：将第一再分布层形成在所述晶圆的所述第一面上方；以及将电连接至所述第一再分布层的多个凸块形成在所述晶圆的所述第一面上方。