[发明专利]全芯片ESD保护电路

说明书

技术领域

本发明涉及一种ESD保护电路，特别是涉及一种全芯片ESD保护电路。

背景技术

集成电路（IC）的芯片，随着制造的演进，元件的尺寸已缩减到深亚微米阶段，以增进集成电路的性能及运算速度以及降低每颗芯片的制造成本。但随着元件尺寸的缩减，却出现一些可靠性的问题，如静电放电（Electrostatic Discharge，ESD），因此，常需ESD保护电路。对于全芯片ESD保护来说，IO口ESD保护电路及电源的ESD电路必不可少。

传统的IO（输入输出）口ESD保护电路通常分正压保护电路和负压保护电路，如图1所示，正压保护电路负端接IO输出脚，正端接电源电压VCC，负压保护电路正端接IO口输出脚，负端接地，IO口的ESD（静电放电）主要通过电源的ESD电路泻放。

图2为一种传统的电源ESD电路的电路示意图，该电源ESD电路包括一个ESD触发电路201和一个功率嵌制电路202。ESD触发电路201由RC和一个NMOS管N1、一个PMOS管P1组成，其中NMOS管N1与PMOS管P1漏极相连，栅极互连，NMOS管N1源极接地，PMOS管P1源极接电源VCC，电阻R与电容C串联连接，电阻R另一段端接电源VCC，电容C另一端接地，RC公共端接两MOS管（N1与P1）的栅极，两MOS管（N1与P1）漏极接至功率嵌制电路202的栅极，功率嵌制管漏极接电源VCC，源极接地。当高电压到达时，ESD触发电路201启动，两MOS管（N1与P1）漏极输出低电压使功率牵制管导通，将外部ESD电压短路或限制在设定值内。

图3为包括图1及图2之ESD电路的全芯片ESD保护结构示意图。然而，上述全芯片ESD保护却存在如下问题：1、每个电源ESD电路都需要一个ESD触发电路，很浪费芯片面积；2、IO链路需要通过较长的路径再从电源ESD电路的功率嵌制电路泻放，长的泻放路径引入一定的ESD压降从而错误提高了IO链路的ESD电压；3、在芯片引脚比较多的时候不容易获得高等级的ESD量级；4、在多电源情况下不容易获得高等级的ESD量级。

发明内容

为克服上述现有技术存在的不足，本发明之目的在于提供一种全芯片ESD保护电路，其通过将ESD触发单元放于芯片的角落，不额外浪费芯片面积；同时，直接于IO口ESD保护电路中直接设置功率嵌制电路，解决了现有技术中由于长的泻放路径引入一定的ESD压降从而错误提高了IO链路的ESD电压的问题。

为达上述及其它目的，本发明提供一种全芯片ESD保护电路，包括多个I/O单元、多个电源单元，此外，该全芯片ESD保护电路还包括N个ESD触发单元，I/O单元与电源单元间隔设置并通过ESD触发总线连接，每个I/O单元均包含IO口ESD电路，每个电源单元均包含电源ESD电路，该N个ESD触发单元分别设置于芯片的各角落，并通过该ESD触发总线与各I/O单元、各电源单元连接。

进一步地，该IO口ESD电路包括正电压泄放电路、负电压泄放电路及功率嵌制电路，该正电压泄放电路正端接电源电压，负端接IO脚输出端，该负电压泻放电路正端接IO脚输出端，负端接电源电压地；该功率嵌制电路正端接该电源电压，负端接地，控制栅极接芯片的ESD触发总线。

进一步地，该电源ESD电路包括一ESD功率嵌制电路；其正端接该电源电压，负端接地，控制栅极接芯片的ESD触发总线。

进一步地，该ESD触发电路包括一电阻、一电容、一NMOS管及一PMOS管，其中该NMOS管与该PMOS管漏极相连，栅极互连，该NMOS管源极接地，该PMOS管源极接电源电压，该电阻与该电容串联连接，该电阻另一端接该电源电压，该电容另一端接地，该电阻与该电容的公共端接该NMOS管与该PMOS管的栅极，该NMOS管与该PMOS管的漏极输出接该ESD触发总线。

与现有技术相比，本发明一种全芯片ESD保护电路通过将ESD触发单元放于芯片的角落，具有不额外浪费芯片面积的优点；由于本发明直接于IO口ESD保护电路中直接设置功率嵌制电路，解决了现有技术中由于长的泻放路径引入一定的ESD压降从而错误提高了IO链路的ESD电压的问题；同时本发明还解决了现有技术重存在的在芯片引脚比较多及多电源情况下不易获得高等级的ESD量级的问题。

附图说明

图1为一种传统的IO口ESD保护电路的电路示意图；

图2为一种传统的电源ESD电路的电路示意图；

图3为包括图1及图2之ESD电路的全芯片ESD保护结构示意图；

图4为本发明一种全芯片ESD保护电路之较佳实施例的结构示意图；