[发明专利]形成半导体器件的方法

说明书

技术领域

本发明一般地涉及半导体技术领域，更具体地来说，涉及制造半导体器件的方法。

背景技术

半导体集成电路(IC)工业经历了快速发展。在IC演进的过程中，在几何尺寸(即，可以使用制造工艺产生的最小组件(或线路))减小的同时，功能密度(即，每单面芯片面积上的互连器件的数量)通常增加。这种按比例缩小工艺通常通过增加产品效率和降低相关成本来提供优势。这种按比例缩小还增加了处理和制造IC的复杂性，并且对于将实现的这些进步，需要IC制造的类似开发。

例如，当诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件通过多种技术节点按比例缩小时，实现应变的源极/漏极部件(例如，应激源区)以增强载流子迁移率并且改进器件性能。虽然形成IC器件的应激源区的现有方法通常足以实现其期望目的，但是现有方法不能在所有方面都完全令人满意。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种制造半导体器件的方法，包括：在衬底中形成隔离部件；在所述衬底上方形成第一栅叠层和第二栅叠层，其中，所述第一栅叠层基本上位于所述隔离部件的顶部；对所述衬底实施预非晶化注入工艺；形成与所述第一栅叠层的侧壁邻接的隔离件，其中，与所述第二栅叠层邻近的所述隔离件之一延伸超过所述隔离部件的边缘；在所述衬底上方形成应力膜；以及对所述衬底实施退火工艺；去除所述应力膜。

该方法进一步包括：在去除所述应力膜之后，去除所述隔离件。

该方法进一步包括：在去除所述隔离件之后，形成与所述第一栅叠层的侧壁邻接的栅极隔离件。

在该方法中，所述栅极隔离件的宽度小于所述隔离件的宽度。

在该方法中，在小于约500℃的温度下实施形成所述隔离件。

在该方法中，在小于约500℃的温度下实施形成所述应力膜。

在该方法中，在实施所述退火工艺的步骤中，第一位错形成在所述第二栅叠层的源极/漏极(S/D)区中。

该方法进一步包括：去除所述衬底的多个部分，以形成与所述第二栅叠层的边缘邻近的凹槽，其中，去除步骤去除所述第一位错的上部，而保留所述第一位错的下部。

该方法进一步包括：在所述凹槽中形成外延部件，其中，所述外延部件包括沿着由所述第一位错的所述下部限定的线的第二位错。

在该方法中，实施所述预非晶化注入工艺的步骤引入具有硅(Si)或锗(Ge)注入种类的衬底。

在该方法中，实施所述预非晶化注入工艺的步骤包括：利用从约10KeV至约50KeV的注入能量。

在该方法中，实施所述预非晶化注入工艺包括：利用从约1×10¹³atoms/cm²至约2×10¹⁵atoms/cm²的注入剂量。

在该方法中，实施所述退火工艺包括：从约10秒到约5分钟的时间周期内，在从约400℃至约750℃的温度下实施快速热退火(RTA)工艺。

在该方法中，实施所述退火工艺包括：在从约0.1秒到约2分钟的时间周期内，在从约990℃至约1050℃的温度下实施尖峰快速热退火(RTA)工艺。

在该方法中，所述应力膜是氮化硅、氧化硅、氮氧化硅、或其组合。

在该方法中，所述隔离件是SiCN、氧化硅、氮化硅、氮氧化硅、或其组合。

根据本发明的另一方面，提供了一种制造半导体器件的方法，包括：提供其中具有隔离部件的衬底；在所述衬底上方形成第一栅叠层、第二栅叠层、以及第三栅叠层，其中，所述第二栅叠层位于所述第一栅叠层和所述第三栅叠层之间并且位于所述隔离部件的顶部；在所述衬底中形成与所述第一栅叠层的边缘邻近的非晶化区；形成与所述第一栅叠层、所述第二栅叠层、以及所述第三栅叠层的侧壁邻接的隔离件，其中，与所述第二栅叠层的侧壁邻接的至少一个所述隔离件延伸超过所述隔离部件的边缘；在所述第一栅叠层、所述第二栅叠层、所述第三栅叠层、以及所述非晶化区上方沉积应力膜；实施退火工艺，使得所述非晶化区再结晶以形成位错；去除所述应力膜；以及去除所述隔离件。

该方法进一步包括：在去除所述隔离件之后，形成与所述第一栅叠层、所述第二栅叠层、以及所述第三栅叠层的侧壁邻接的栅极隔离件。

在该方法中，在小于约500℃的温度下实施形成所述隔离件和沉积所述应力膜的步骤。