[发明专利]鳍式场效应晶体管（FINFET）器件的切割掩模图案化工艺

说明书

技术领域

本发明涉及半导体领域，更具体地，涉及鳍式场效应晶体管(FinFET)器件的切割掩模(cut-mask)图案化工艺。

背景技术

集成电路(IC)技术不断得到提高。这种提高通常涉及按比例缩小器件的几何尺寸，以实现更低的制造成本、更高的器件集成密度、更高的速度以及更好的性能。光刻法通常用于形成集成电路器件的元件，在一般情况下，曝光工具使光穿过掩模或中间掩模并且将光聚焦在晶圆的抗蚀剂层上，使得抗蚀剂层在其中具有集成电路元件的图像。曝光工具的分辨率限制了形成具有较小尺寸的器件图案。例如，形成鳍式场效应晶体管(FinFET)器件受限于目前的光刻分辨率限制。因此，尽管现有光刻技术通常足以实现其预期目的，但是随着器件的不断缩小，现有的光刻技术已经不能在所有方面都完全令人满意。

发明内容

本公开描述了集成电路器件、处理方法以及用于半导体处理的掩模。在一个实施例中，用于对集成电路器件上的多个部件进行图案化的方法包括提供衬底，该衬底包括具有多个伸长凸起的表面，伸长凸起在第一方向上延伸。第一层形成在表面的上方和多个伸长凸起的上方，并且利用端部切割掩模对其进行图案化。端部切割掩模包括两个紧邻的图案，其中，亚分辨部件被定位和配置成使得第一层上的合成图案包括两个紧邻的图案和它们之间的连接部分。该方法进一步包括使用第一层上的图案切割伸长凸起的端部。

优选地，第一层是硬掩模层。

优选地，第一层是光刻胶层。

优选地，多个部件是鳍式场效应晶体管(FinFET)器件的鳍。

优选地，伸长凸起是氮化硅隔离件。

优选地，多个部件是沟槽。

优选地，该方法进一步包括：在形成第一层之前，在表面的上方和多个伸长凸起的上方形成第二层；利用线切割掩模对第二层进行图案化；使用第二层上的图案去除伸长凸起的子集。

在另一个实施例中，一种方法包括：提供包括具有第一层和第二层的表面的衬底；以及在第一和第二层上方的第三层中形成第一伸长凸起、第二伸长凸起和第三伸长凸起。第一图案化层形成在三个伸长凸起的上方，并且蚀刻多个伸长凸起以形成三个伸长凸起的第一图案。蚀刻第一图案去除了第二伸长凸起相对较大的部分以及第一伸长凸起和第三伸长凸起相对较小的部分，从而通过较大部分和较小部分形成一个区域。该方法进一步包括在伸长凸起的第一图案的上方形成第二图案化层。第二图案包括位于该区域上方的至少两个隔开的矩形子图案。然后，蚀刻延伸到该区域中的第一伸长凸起和第三伸长凸起的端部。

优选地，第二图案化层是光刻胶层。

优选地，第二图案化层包括非晶硅硬掩模。

优选地，多个伸长凸起在第一方向上延伸，并且第二图案化层被配置成为在垂直于第一方向的方向上对伸长凸起进行端部切割。

优选地，第二图案包括位于区域上方的三个分离的矩形子图案。

优选地，第一层包括硅，第二层包括二氧化硅，伸长凸起包括氮化硅。

优选地，第二图案中的氮化硅伸长凸起是用于鳍式场效应晶体管类型的鳍。

优选地，所述第二图案化层和所述第三图案化层蚀刻多个伸长凸起在包括二氧化硅的层中形成沟槽的图案。

本公开还描述了一种独特的掩模组，其用于具有限定分辨率的光刻系统，该掩模组包括第一掩模和第二掩模。在一个实施例中，掩模组包括第一掩模。第一掩模包括第一图案区域和第二图案区域，这些区域大于使用掩模组的光刻系统的限定分辨率。在相交区域中，第一图案区域和第二图案区域的多个部分被定位为相互接近。第一掩模还包括位于第一图案区域和第二图案区域之间以及相交区域中的亚分辨率部件。亚分辨率部件和相交区域的尺寸的组合使得当在光刻系统中使用掩模时，所得到的图案包括通过相交区域相互互连的第一图案区域和第二图案区域。

优选地，图案区域为矩形。

优选地，限定通过相交区域相互互连的第一图案区域和第二图案区域的大小以对鳍的结构进行图案化。

优选地，第二掩模包括：第三图案区域，形状与第一图案区域和第二图案区域以及相交区域的组合形状类似。

优选地，第二掩模用于对多个鳍进行线切割，并且第一掩模用于对多个鳍进行端部切割。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。