[发明专利]包含阻障件抛光停止层的集成电路及其制造方法

说明书

技术领域

本发明大体上涉及半导体装置制作工艺，且特别是涉及用于制造包含阻障件抛光终止层(barrier polish stop layer)的集成电路的方法、以及依据这种方法所产生的集成电路。

背景技术

在前段(front end-of-the-line)工艺期间，多个半导体装置(例如，晶体管、电阻器、电容器、及类似者)是形成在半导体晶片(semiconductor wafer)上。在后段(Back End-of-the-Line,BeoL)工艺期间，该半导体装置彼此互连，以在该晶片上形成多个集成电路，该多个集成电路接着在晶片切割期间，被分离成个别晶粒(die)。通过于后段工艺期间在该半导体装置上方所依序沉积的多个介电层中形成电性导电特征(例如，互联机及导电接触或插塞(插塞))，以完成该半导体装置的互连。举例来说，接触开孔是在直接沉积在该半导体装置上方的该第一介电层(通常称为“前金属介电层(pre-metal dielectric layer)”)中加以蚀刻，导电材料(例如，钨)是沉积进入该接触开孔，而该过剩的导电材料则通过化学机械平坦化加以去除，以产生多个导电接触或插塞，该多个导电接触或插塞是埋置于该前金属介电层中，并且与该半导体装置的电性作用组件(例如，掺杂区域、栅极电极，等等)作欧姆接触(ohmic contact)。类似地，在制作该后段金属阶层(metal level)期间，接触开孔及沟槽是在各个层间介电(inter-level dielectirc，简称ILD)层及形成在各个层间介电层上方的牺牲盖层内加以蚀刻，以铜(或其它导电材料)加以填充，并且，去除该过剩的铜，以生产出电性互连至该集成电路的该半导体装置的多个导电互连特征。

在金属化各个后段金属阶层后，通常实施化学机械平坦化(chemical mechanical planarization，简称CMP)抛光工艺，以从该新近图案化的层间介电层上方，去除该过剩的铜。该抛光工艺通常是以多个连续阶段加以实施，并结束于阻障件抛光阶段，其中，该牺牲盖层、连同该层间介电层的上部分及该互连特征予以去除，以赋予该层间介电层实质平坦的上表面。如传统上所实施的，该阻障件抛光是以足以确保完全去除该盖层的固定时间长度加以实行。然而，当重复实施该阻障件抛光的抛光时间长度均保持一致时，材料去除率通常不会一致，这是因为抛光消耗品的化学行为及该CMP工具化中无可避免的差异(例如，抛光及去除率的变异)。因此，从该层间介电层及从该互连特征去除的厚度、并因此该层间介电层及互连特征的后-CMP厚度，可在该阻障件抛光工艺的重复间显着地变化。这种在该层间介电层及互连特征的该后-CMP厚度后的变化，导致金属化层电阻的相关大变化，该大变化在较小装置(例如，产生不大于32纳米的半导体的电路设计)及整体晶片对晶片、批次对批次和晶片中晶片均匀性中不希望的减少，特别显出问题。

因此，将希望提供集成电路制作方法的实施例，其中，在该后金属化抛光工艺的整个连续重复中，层间介电及互连特征厚度均一致地维持在相当窄范围内，以改进晶片对晶片、批次对批次、及晶片中晶片均匀性。也将希望提供依据这种制作方法所产生的集成电路的实施例。本发明的其它希望特征及特性，从接下来的详细描述及附加权利要求书、连同附随的图式及前述的背景技术，将变得明显。

发明内容

提供一种用来制作集成电路的方法的实施例。在一个实施例中，该方法包含在半导体装置上方沉积层间介电(ILD)层、在该层间介电层上方沉积阻障件抛光终止层、及图案化至少该阻障件抛光终止层和该层间介电层，以在其中创造多个蚀刻特征。在该阻障件抛光终止层上方镀覆进入该多个蚀刻特征的铜，以产生上覆该阻障件抛光终止层的金属过载(metal overburden)，及在该层间介电层及阻障件抛光终止层中产生多个导电互连特征。抛光该集成电路，以去除该金属过载及暴露该阻障件抛光终止层。

换言之，提供一种用于制造集成电路的方法，包含：在半导体装置上方沉积层间介电层在该层间介电层上方沉积阻障件抛光终止层；图案化至少该阻障件抛光终止层及该层间介电层，以在其中创造多个蚀刻特征；在该阻障件抛光终止层上方镀覆进入该多个蚀刻特征的金属，以产生上覆该阻障件抛光终止层的金属过载、及在该层间介电层及阻障件抛光终止层中产生多个导电互连特征；以及抛光该集成电路，以去除该金属过载及暴露该阻障件抛光终止层。