[发明专利]一种集成阻变存储器的MOS晶体管结构的制造方法

说明书

技术领域

本发明属于20纳米以下的半导体存储器技术领域，具体涉及一种集成阻变存储器的场效应晶体管结构的制造方法。

背景技术

阻变存储器的阻变存储层的电阻值在外加电压作用下具有高阻态和低阻态两种不用的状态，其可以分别用来表征“0”和 “1”两种状态。在不同的外加电压条件下，阻变存储器的电阻值在高阻态和低阻态之间可以实现可逆转换，以此来实现信息的存储。阻变存储器具有制备简单、存储密度高、操作电压低、读写速度快、保持时间长、非破坏性读取、低功耗、与传统CMOS（即互补金属氧化物半导体，CMOS是Complementary Metal Oxide Semiconductor的缩写）工艺兼容性好等优点，已成为现代存储器技术研究的热点。

目前，阻变存储器的驱动电路通常采用MOS晶体管（即场效应晶体管,MOS是Metal-Oxide- Semiconductor的缩写）结构，传统的阻变存储器与MOS晶体管的集成工艺过程包括：

首先，在硅衬底或者掺杂的阱上采用标准CMOS工艺完成MOS晶体管的制备，如图1所示，具体工艺过程包括：1、采用扩散工艺或者离子注入工艺在硅衬底或者掺杂的阱100内形成源区101和漏区102。2、采用氧化工艺、薄膜淀积工艺以及光刻工艺和刻蚀工艺，在硅衬底或者掺杂的阱100上形成器件的栅介质层103、栅电极104和绝缘层105，绝缘层105将栅区与器件的其它导体层隔离。

接着，形成互连金属层，如图2所示，具体工艺过程包括：形成层间隔离层106并光刻、刻蚀形成接触孔，再淀积形成Ru/TiN扩散阻挡层107和钨金属层108，然后采用化学机械抛光（CMP）技术平整化器件表面形成第一层互连金属。接着，依次淀积氮化硅刻蚀阻挡层109和层间隔离层110并光刻、刻蚀形成第二层互连通孔，然后淀积Ru/TiN扩散阻挡层111并电镀铜互连线112，之后采用CMP技术平整化器件表面形成第二层互连金属。

最后，在互连金属层之上形成阻变存储器结构，如图3所示，具体工艺包括：依次淀积阻变材料层113与导电材料层114，然后利用光刻技术与刻蚀技术形成所需的阻变存储器结构，之后形成绝缘隔离层115。

如上所述，阻变存储器与MOS晶体管的集成工艺过程复杂，不利于工艺集成以及器件向小型化方向的发展。

发明内容

有鉴于此，本发明的目的在于提出一种可以简化阻变存储器与MOS晶体管的集成工艺步骤的集成阻变存储器的的MOS晶体管的制造方法。

本发明提出的集成阻变存储器的MOS晶体管的制造方法，具体步骤包括：

在具有第一种掺杂类型的半导体衬底表面形成第一层绝缘薄膜； 

在所述第一层绝缘薄膜之上淀积形成第一层导电薄膜；

在所述第一层导电薄膜之上淀积一层光刻胶并掩膜、曝光、显影定义出栅区的位置；

刻蚀掉没有被光刻胶保护的所述第一层导电薄膜，剩余的所述第一层导电薄膜形成场效应晶体管的栅极；

剥除光刻胶；

在所述半导体衬底内所述栅极的两侧分别形成具有第二种掺杂类型的源区和漏区；

刻蚀所述源区上方的所述第一层绝缘薄膜而保留在所述漏区上方的所述第一层绝缘薄膜，所述保留在漏区上方的所述第一层绝缘薄膜形成阻变存储器的阻变存储层。

进一步地，所述的半导体衬底为硅或者为绝缘体上的硅。所述的第一层绝缘薄膜为具有高介电常数值阻变材料。所述的第一层导电薄膜为多晶硅。

更进一步地，所述的第一种掺杂类型为n型掺杂，所述的第二种掺杂类型为p型掺杂；或者，所述的第一种掺杂类型为p型掺杂，所述的第二种掺杂类型为n型掺杂。

本发明通过自对准工艺形成MOS晶体管的源区和漏区，并且通过一次原子层淀积工艺淀积高质量的MOS晶体管的栅介质层与阻变存储器的阻变存储层，在不增加额外的工艺步骤的前提下，将阻变存储器与MOS晶体管集成在一起。本发明还可以兼容浅沟槽隔离工艺或者场氧化层隔离工艺以及源、漏的离子注入或者扩散工艺，工艺步骤简单，便于工艺集成以及器件向小型化方向的发展。

附图说明

图1-图3为一种传统技术的集成阻变存储器与MOS晶体管的工艺流程图。

图4至图12为本发明所公开的集成阻变存储器的MOS晶体管结构的制造方法的一个实施例的工艺流程图。

具体实施方式