[发明专利]集成电路测试优化方法及其测试装置

权利要求书

1.一种集成电路测试优化方法，其特征在于，包括：

步骤101：提供已检芯片的多个测试项的测试数据和多批次待测芯片；

步骤102：根据所述测试数据获取每个测试项的失效概率；

步骤103：按照所述失效概率从高到低排序所有测试项，形成一测试流程；

步骤104：按照所述测试流程对所述多批次待测芯片中的一批次待测芯片进行并行或串行测试，并将所述批次的测试数据更新至所述已检芯片的测试数据中；

步骤105：循环执行步骤102至步骤104，依次完成其余批次待测芯片的并行或串行测试。

2.根据权利要求1所述的集成电路测试优化方法，其特征在于，对所述多批次待测芯片中的每一批次待测芯片的并行测试包括：

采集每个测试项的并行测试时间，找出并行测试时间大于一预定义时间的测试项；

调整所述找出的各个测试项的参数以缩短所述测试项的测试时间，评估所述芯片的并行测试效率。

3.根据权利要求2所述的集成电路测试优化方法，其特征在于：所述芯片的并行测试效率

其中：n表示测试项的数量；

T_si表示单site测试方法下测试项i的测试时间；

Ts表示单site测试方法下所有测试项的测试时间；

X_i表示测试项i的并行测试效率。

4.根据权利要求3所述的集成电路测试优化方法，其特征在于：所述测试项i的并行测试效率为X_i＝(N-K_i)/(N-1)*X_baseline，

其中：N表示并行测试的site数，所述N≥2；

K_i表示并行测试下测试项i的测试时间；

X_baseline表示自动测试设备基本的并行测试效率。

5.一种集成电路测试装置，其特征在于，包括：

存储单元，用于存储含有多个测试项的已检芯片的测试数据；

采集单元，用于从所述存储单元中获取每个测试项的失效概率；

排序单元，用于根据所述采集单元的失效概率从高到低排序所有测试项，形成一测试流程；

测试单元，用于按照所述排序单元的测试流程对一批次待测芯片测试，生成所述批次待测芯片的测试数据

输出单元，用于将所述测试单元产生的测试数据更新至所述存储单元的已检芯片的测试数据中。

6.根据权利要求5所述的集成电路测试装置，其特征在于，对所述多批次待测芯片中的每一批次待测芯片的并行测试包括：

采集每个测试项的并行测试时间，找出并行测试时间大于一预定义时间的测试项；

调整所述找出的测试项的参数以缩短该测试项的测试时间，评估所述芯片的并行测试效率。

7.根据权利要求6所述的集成电路测试装置，其特征在于：所述芯片的并行测试效率

其中：n表示测试项的数量；

T_si表示单site测试方法下测试项i的测试时间；

Ts表示单site测试方法下所有测试项的测试时间；

X_i表示测试项i的并行测试效率。

8.根据权利要求7所述的集成电路测试装置，其特征在于：所述测试项i的并行测试效率为X_i＝(N-K_i)/(N-1)*X_baseline，

其中：N表示并行测试的site数，所述N≥2；

K_i表示并行测试下测试项i的测试时间；

X_baseline表示自动测试设备基本的并行测试效率。