[发明专利]集成电路测试优化方法及其测试装置

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种集成电路测试优化方法及其测试装置。

背景技术

基于集成电路测试高昂成本考虑，现今开发经济高效、适应能力强的芯片级电路快速并行测试及自动调整的技术显得尤其重要。本领域中，技术人员主要是在测试设备、DFT、测试接口等多种提升芯片级电路并行测试的基础上，结合测试算法、测试数据分析、测试时间及测试效率统计等技术来开发经济高效、适应能力强的集成电路测试流程全自动调整及并行测试效率自动评估，其中，通过探针卡/接口板Z空间高密度扩展、模拟/混合信号高平行度驱动接收扩展、高并行电源网路驱动拓扑、测试流程参数的优化、在线测试流程动态调整、芯片内部多测试项并行测试等技术，可以提升芯片级电路的并行测试效率，在将其应用到芯片级电路的量产测试中时，可以减少测试时间及测试成本，实现快速并行测试及测试流程全自动调整，满足现代化集成电路测试的需求，提升整体集成电路测试产业的竞争力。

现有技术中对于失效的芯片的测试方法，通常是：选取多个芯片，然后设定多个测试项，在测试过程中，一旦自动测试设备在当前测试项下检测到芯片有故障则立即停止测试，即表明该测试项失效，而后续的测试项目将不会再运行。因此失效芯片的测试时间取决于发现芯片故障的时间，即发现测试项失效的时间，而这一时间决定于发现芯片故障的测试项在整个测试流程中的位置。如何减小所述芯片的测试时间以及早检测出失效芯片以及如何缩短芯片的多测试项并行测试的测试时间成为本领域技术人员亟待解决的技术问题之一。

发明内容

本发明的目的是提供一种集成电路测试优化方法及其测试装置，通过对芯片的测试项失效概率进行排序，优化测试进程，以减少待测芯片的检测时间，从而减少整个测试时间，降低测试成本。

本发明的技术解决方案是一种集成电路测试优化方法，包括：

步骤101：提供已检芯片的多个测试项的测试数据和多批次待测芯片；

步骤102：根据所述测试数据获取每个测试项的失效概率；

步骤103：按照所述失效概率从高到低排序所有测试项，形成一测试流程；

步骤104：按照所述测试流程对所述多批次待测芯片中的一批次待测芯片进行并行或串行测试，并将所述批次的测试数据更新至所述已检芯片的测试数据中；

步骤105：循环执行步骤102至步骤104，依次完成其余批次待测芯片的并行或串行测试。

作为优选：对所述多批次待测芯片中的每一批次待测芯片的并行测试包括，

采集每个测试项的并行测试时间，找出并行测试时间大于一预定义时间的测试项；

调整所述找出的各个测试项的参数以缩短所述测试项的测试时间，评估所述芯片的并行测试效率。

作为优选：所述芯片的并行测试效率

其中：n表示测试项的数量；

T_si表示单site测试方法下测试项i的测试时间；

Ts表示单site测试方法下所有测试项的测试时间；

X_i表示测试项i的并行测试效率。

作为优选：所述测试项i的并行测试效率为X_i＝(N-K_i)/(N-1)*X_baseline，

其中：N表示并行测试的site数，所述N≥2；

K_i表示并行测试(同时并行地多位进行测试)下测试项i的测试时间；

X_baseline表示自动测试设备基本的并行测试效率。

本发明还提供一种集成电路测试装置，包括：

存储单元，用于存储含有多个测试项的已检芯片的测试数据；

采集单元，用于从所述存储单元中获取每个测试项的失效概率；

排序单元，用于根据所述采集单元的失效概率从高到低排序所有测试项，形成一测试流程；

测试单元，用于按照所述排序单元的测试流程对一批次待测芯片测试，生成所述批次待测芯片的测试数据；

输出单元，用于将所述测试单元产生的测试数据更新至所述存储单元的已检芯片的测试数据中。

作为优选：对所述多批次待测芯片中的每一批次待测芯片的并行测试包括：

采集每个测试项的并行测试时间，找出并行测试时间大于一预定义时间的测试项；

调整所述找出的各个测试项的参数以缩短所述测试项的测试时间，评估所述芯片的并行测试效率。

作为优选：所述芯片的并行测试效率

其中：n表示测试项的数量；