[发明专利]NMOS器件制作方法

说明书

技术领域

本发明涉及半导体制造工艺，且特别涉及NMOS器件制作方法。 

背景技术

随着半导体制造工艺技术的发展，集成电路芯片的特征线宽越来越小，为了改善半导体器件的性能，应力工程技术被广泛应用于半导体工艺中，用以提高载流子的电迁移率。其中，比较常见的，例如在NMOS器件的制作过程中采用通孔刻蚀停止层（Contact Etch Stop Layer，CESL）应力工程技术。 

通孔刻蚀停止层应力工程，是在通孔刻蚀停止层薄膜沉积过程中，通过调整沉积条件，在薄膜内部产生高应力，使该应力传导到器件沟道中，从而对载流子的迁移率产生影响。例如，对于NMOS器件，可通过通孔刻蚀停止层应力工程，形成通孔刻蚀停止层薄膜，在薄膜内部产生压应力，并将该应力传导至NMOS的沟道中，对沟道形成张应力。由于沟道方向的张应力有助于提高NMOS器件的电子迁移率，从而能够有助于改善NMOS器件的性能。实践中，已经有实验可以证明，通过沉积高拉应力氮化硅薄膜，可以提高NMOS的 性能达到10%以上。 

然而，发明人通过在实践发现，采用常规通孔刻蚀停止层应力工程的方法来提升NMOS的性能，对于不同沟道长度的NMOS，其提升效果是不一致的。参考图1，随着沟道长度的增加，提升性能的效果变小。 

目前，在生产实际中，为了解决这一问题，通常在版图设计时就考虑到沟道长度的影响，从而采用特殊结构的晶体管设计，并对所设计的版图不断地进行检验与修正，这种方法无疑大大增加了产品的研发生产周期和成本。 

发明内容

本发明提供了一种NMOS器件制作方法，根据沟道长度的长短依次对具有不同沟道长度的NMOS所对应的氮化硅层进行沉积-干法刻蚀去除-再次沉积，使得氮化硅层厚度与沟道长度成正比，从而实现对NMOS器件性能调整的一致性。 

为了实现上述技术目的，本发明提出一种NMOS器件制作方法，包括：提供含有NMOS的基底；在所述基底上沉积具有高拉应力的氮化硅层；将沉积前无氮化硅层覆盖的所述NMOS按照NMOS沟道长度的长短次序进行分类，保留上述NMOS中具有最长沟道长度的NMOS所对应的氮化硅层，干法刻蚀以去除上述NMOS中其余所对应的氮化硅层，再次沉积氮化硅层；重复执行上述步骤，直至沉积前无氮化硅层覆盖的所述NMOS无法按照NMOS沟道长度的长短次序 进行分类，继续后续通用的半导体工艺流程，以形成NMOS晶体管。 

可选的，所述将沉积前无氮化硅层覆盖的NMOS按照NMOS沟道长度的长短次序进行分类，保留上述NMOS中具有最长沟道长度的NMOS所对应的氮化硅层，干法刻蚀以去除上述NMOS中其余所对应的氮化硅层，再次沉积氮化硅层包括：将所述NMOS按照NMOS沟道长度的长短次序分为三类，对于沟道长度最短和次短的NMOS，干法刻蚀去除其对应的氮化硅层；沉积第二氮化硅层；干法刻蚀去除与沟道长度最短的NMOS对应的第二氮化硅层；沉积第三氮化硅层。 

可选的，采用等离子体增强化学气相沉积法沉积所述氮化硅层。 

可选的，每次所沉积的所述氮化硅层的厚度为100埃至300埃。 

可选的，所述氮化硅层具有高拉应力，所述高拉应力为0.7吉帕至2.0吉帕。 

可选的，所述对氮化硅层进行干法刻蚀采用的刻蚀气体为氟和碳含量低的气体。 

可选的，所述刻蚀气体为四氟化碳，和/或八氟环丁烷，和/或全氟丁二烯。 

可选的，所述继续后续通用的半导体工艺流程包括沉积金属前介电质层。 

相较于现有技术，本发明NMOS器件制作方法充分考虑了不同厚度的氮化硅层的高拉应力对沟道载流子的不同影响，根据NMOS器件沟道长度的长短，通过沉积-干法刻蚀去除-再次沉积的方法，使得所述氮化硅层的厚度与沟道长度成正比，从而能够实现对NMOS 器件性能调整的一致性。 

附图说明

图1为NMOS器件的沟道长度与其对应性能的示意图； 

图2为本发明NMOS器件制作方法一种实施方式的流程示意图； 

图3-图9为按照本发明NMOS器件制作方法一种具体实施方式所形成的NMOS器件的剖面示意图。 

具体实施方式

本发明所提供的NMOS器件制作方法通过在通常的高拉应力氮化硅层沉积完成之后，根据NMOS器件沟道长度的长短对所述氮化硅层采取沉积-干法刻蚀去除-再次沉积的处理，使得NMOS器件的沟道越长，其对应的所述氮化硅层越厚，从而能够实现对NMOS器件性能调整的一致性。