[发明专利]应力降低装置

说明书

技术领域

本发明涉及半导体制造，具体而言，涉及应力降低装置。

背景技术

半导体产业由于各种电子元件(诸如晶体管、二极管、电阻器，电容器等)的集成密度的不断提高而经历了快速增长。在大多数情况下，这种集成密度的提高源于最小部件尺寸的不断减小，从而容许更多的元件集成到给定的面积中。最近随着甚至更小的电子器件的需求在增长，在半导体管芯中集成电感器的需要也在增长。可以在半导体器件衬底的表面上形成在平行于衬底表面的平面中形成的螺旋形状的电感器。

随着半导体技术的发展，嵌入在半导体器件中的电感器可以通过采用超厚金属(UTM)工艺由铜形成。铜电感器已成为进一步降低半导体芯片的功率损耗的有效备选物。在铜电感器中，可以通过采用镶嵌工艺形成电感器的铜结构。在该技术中，图案化绝缘层以形成沟槽。在图案化之后，可以在沟槽上沉积阻挡层。可以在阻挡层上沉积晶种层以提供更好的铜粘着性。此外，通过电化学镀工艺，用金属材料(诸如铜)填充沟槽以形成金属结构，诸如金属线和通孔。

镶嵌工艺可以分成两类，即单镶嵌工艺和双镶嵌工艺。在单镶嵌技术中，金属通孔及其邻近的金属线可以具有不同的工艺步骤。结果，每个步骤都可能需要化学机械平坦化工艺来清洁表面。相反，在双镶嵌技术中，金属通孔及其邻近的金属线可以形成在单个沟槽内。结果，在双镶嵌工艺中需要两个电介质图案化工艺和一个CMP工艺来形成金属通孔及其邻近的金属线。

在铜电感器中，电感器的铜结构可以被介电层封闭。在与铜结构的角部和其邻近的介电层之间的界面邻近的区域中可能存在应力集中。结果，在与铜结构邻近的区域中可能发生电介质碎裂。这种电介质碎裂可能导致不可靠的半导体器件。

发明内容

为了解决上述问题，一方面，本发明提供了一种装置，包括：金属结构，形成在衬底上方；金属间介电层，形成在所述衬底上方，其中，所述金属结构的下部嵌入所述金属间介电层；以及倒杯形应力降低层，形成在所述金属结构上方，其中，所述金属结构的上部嵌入所述倒杯形应力降低层。

在所述的装置中，所述倒杯形应力降低层包括：第一部分，形成在所述金属间介电层上，其中，所述金属结构的上部被所述倒杯形应力降低层的所述第一部分包围；以及第二部分，形成在所述金属结构的上端以及所述倒杯形应力降低层的所述第一部分上。

在所述的装置中，所述倒杯形应力降低层的所述第一部分的厚度为约1000

在所述的装置中：所述倒杯形应力降低层的所述第一部分由氮化硅形成；以及所述倒杯形应力降低层的所述第二部分由氮化硅形成。

在所述的装置中，所述金属结构由铜形成。

所述的装置还包括：金属通孔，形成在所述金属结构的下方。

在所述的装置中，所述金属结构通过采用单镶嵌工艺形成。

另一方面，本发明还提供了一种器件，包括：衬底，包含硅；介电层，形成在所述衬底上方；第一金属层，形成在所述介电层上；第一蚀刻终止层，形成在所述第一金属层上方；第一金属间介电层，形成在所述第一蚀刻终止层上；金属通孔，形成在所述第一金属间介电层中；第二蚀刻终止层，形成在所述第一金属间介电层上；第二金属间介电层，形成在所述第二蚀刻终止层上；应力降低层，形成在所述第二金属间介电层上；金属结构，包括：被所述第二蚀刻终止层包围的下部、被所述第二金属间介电层包围的中部、以及被所述应力降低层包围的上部；以及第三蚀刻终止层，形成在所述应力降低层以及所述金属结构的上端上。

所述的器件还包括形成在所述第一金属层中的第一金属线。

在所述的器件中，所述金属通孔电连接至所述金属结构。

在所述的器件中，所述金属结构由铜形成；以及所述金属通孔由铜形成。

在所述的器件中，所述金属结构通过采用单镶嵌工艺形成；以及所述金属通孔通过采用所述单镶嵌工艺形成。

在所述的器件中，所述应力降低层的厚度为约1000

在所述的器件中，所述第三蚀刻终止层由与所述应力降低层相同的材料形成。

又一方面，本发明提供了一种方法，包括：在衬底上方形成第一金属间介电层；在所述第一金属间介电层上形成应力降低层；在所述应力降低层上形成第二金属间介电层；图案化所述第一金属间介电层、所述应力降低层和所述第二金属间介电层以形成开口；将金属材料填充到所述开口中以形成金属结构；对所述第二金属间介电层的表面实施化学机械平坦化工艺；以及在所述应力降低层以及所述金属结构的上端上形成蚀刻终止层。

所述的方法还包括：通过采用电化学镀工艺将所述金属材料填充到所述开口中。