[发明专利]半导体器件

说明书

相关申请的交叉引用

本申请要求2011年12月8日提交的韩国专利申请号为10-2011-0130937的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种半导体设计技术，更具体而言，涉及一种可以防止重叠发生的半导体器件的数据输出电路。

背景技术

图6是示出现有的半导体器件的数据输出电路的框图。

参见图6，现有的半导体器件的数据输出电路包括：预驱动器60，所述预驱动器60被配置成响应于输入数据IN_DATA而输出上拉控制信号S1和下拉控制信号S2；PMOS晶体管PM，所述PMOS晶体管被配置成由上拉控制信号S1来导通和关断，并将电源电压VDD输出到输出端子DQ；以及NMOS晶体管NM，所述NMOS晶体管被配置成由下拉控制信号S2来导通和关断，并将接地电压VSS输出到输出端子DQ。

描述现有的半导体器件的数据输出电路的操作，当没有输入数据IN_DATA时，预驱动器60分别以逻辑高电平和逻辑低电平输出上拉控制信号S1和下拉控制信号S2，关断晶体管PM和NM，并且将输出端子DQ去使能，例如，处于浮置状态中。

如果输入逻辑高电平的输入数据IN_DATA，则预驱动器60将逻辑低电平的上拉控制信号S1和下拉控制信号S2都输出并施加到各个晶体管PM和NM，并且仅导通PMOS晶体管PM使得电源电压VDD被输出到输出端子DQ。

如果输入逻辑低电平的输入数据IN_DATA，则预驱动器60将逻辑高电平的上拉控制信号S1和下拉控制信号S2都输出并施加到各个晶体管PM和NM，并且仅导通NMOS晶体管NM使得接地电压VSS被输出到输出端子DQ。

然而，在现有的半导体器件的数据输出电路中，在输入数据IN_DATA连续输入并且其比特数目增加的情况下，上拉晶体管PM和下拉晶体管NM要在缩短的时间内在导通与关断之间切换，以及可能发生重叠现象，所述重叠现象是指在电源电压VDD与接地电压VSS之间产生穿通电流。因此，可造成功率损耗并且输出侧电路可能误操作。

发明内容

本发明的实施例涉及一种可以防止重叠发生的半导体器件的数据输出电路。

根据本发明的一个实施例，一种半导体器件包括：第一信号延迟模块，所述第一信号延迟模块被配置成将输入信号的第一边沿延迟变化的延迟量，维持所述输入信号的第二边沿，以及输出至少一个第一驱动信号；第二信号延迟模块，所述第二信号延迟模块被配置成将所述输入信号的第二边沿延迟变化的延迟量，维持所述输入信号的第一边沿，以及输出至少一个第二驱动信号；以及输出焊盘驱动模块，所述输出焊盘驱动模块被配置成响应于所述第一驱动信号而用第一电压驱动数据输出焊盘，并响应于所述第二驱动信号而用第二电压驱动所述数据输出焊盘。

根据本发明的另一个实施例，一种半导体器件包括：第一延迟操作单元，所述第一延迟操作单元被配置成将输入信号的第一边沿延迟第一延迟量，维持所述输入信号的第二边沿，以及输出第一驱动操作信号；第二延迟操作单元，所述第二延迟操作单元被配置成将所述第一驱动操作信号的第一边沿延迟第二延迟量，维持所述第一驱动操作信号的第二边沿，以及输出第二驱动操作信号；第三延迟操作单元，所述第三延迟操作单元被配置成将所述输入信号的第二边沿延迟第一延迟量，维持所述输入信号的第一边沿，以及输出第三驱动操作信号；第四延迟操作单元，所述第四延迟操作单元被配置成将所述第三驱动操作信号的第二边沿延迟第二延迟量，维持所述第三驱动操作信号的第一边沿，以及输出第四驱动操作信号；第一输出焊盘驱动模块，所述第一输出焊盘驱动模块被配置成响应于所述第一驱动操作信号和所述第二驱动操作信号而用第一电压驱动数据输出焊盘；以及第二输出焊盘驱动模块，所述第二输出焊盘驱动模块被配置成响应于第三驱动操作信号和第四驱动操作信号而用第二电压驱动所述数据输出焊盘。

附图说明

图1是示出根据本发明的一个实施例的可以防止发生重叠的半导体器件的数据输出电路的框图。

图2是说明根据本发明的实施例的图1所示的半导体器件的数据输出电路的操作的时序图。

图3是示出根据本发明的另一个实施例的可以防止发生重叠的半导体器件的数据输出电路的框图。

图4A和图4B是示出在根据本发明的另一个实施例的图3所示的半导体器件的数据输出电路的组成部分之中的第一信号延迟单元和第二信号延迟单元的电路图。