[发明专利]隔离结构、具有其的半导体器件及制造该隔离结构的方法

说明书

相关申请的交叉引用

根据35U.S.C.§119(a)，本申请要求于2011年9月26日在韩国知识产权局提交的韩国专利申请10-2011-0097161的权益，通过引用将其整个公开内容并入本文用于所有目的。

技术领域

以下描述涉及隔离结构、具有隔离结构的半导体、制造隔离结构的方法，以及例如涉及包括深沟槽隔离(DTI)结构的半导体器件的隔离结构及其制造方法。

背景技术

随着电子工程的最近进展，对于尺寸紧凑型多功能电子装置的需求已经急剧增长。片上系统(system on chip，SoC)是一种开发以满足这种增长的需求的技术。SoC技术涉及实施将多个器件集成到单个芯片中的系统。

因为微机电系统(Micro-Electro-Mechanical Systems，MEMS)或纳机电系统(Nano-Electro-Mechanical Systems，NEMS)技术的最近开发以及引入，在单个芯片上实施多个器件的尝试也增加了。

然而，这种技术存在的一个问题是：在多个器件集成在一个衬底上时，两个或更多个器件之间的干扰的可能性增加。例如，当产生电干扰时，电干扰可能影响衬底上其它器件的运行，可能引起器件的各种故障。

通常，为了防止上述问题，制造使衬底上的各个器件电隔离的隔离结构。

沟槽隔离是形成器件隔离结构的常用技术。在沟槽隔离技术中，沟槽形成至硅衬底的预定深度，将氧化物层埋在沟槽中，并且通过化学机械抛光移除氧化物层的不必要的部分，在硅衬底中留下器件隔离结构。

然而，传统的沟槽隔离方法具有缺点。即在使用抛光工艺形成深沟槽时，对半导体衬底造成蚀刻损伤，并且还在衬底表面上形成缺陷区域。这些损伤或缺陷会造成半导体内器件之间的电流泄漏。

图1包括在根据传统技术制造的半导体器件的物理分析中获得的电子显微镜图像。如在图1中的第一电子显微镜图像所示的，半导体器件的衬底表面上产生缺陷。

此外，因为难以设计适当的厚度或加工条件，所以形成为与接受高偏压的器件相邻的深沟槽隔离(deep trench isolation，DTI)结构表现出泄漏电流的增加。

此外，使用制造器件隔离的传统技术涉及例如在填充深沟槽内部期间造成半导体器件的物理缺陷如空隙的高风险。

发明内容

在一个一般性方面，提供一种半导体器件的隔离结构，包括：形成在衬底中的沟槽，形成在所述沟槽的底表面和内侧壁上的氧化物层，形成在所述氧化物层上以填充所述沟槽的内部的一部分的填充物，填充所述沟槽的填充物的上部至高于所述沟槽的上表面的高度的第四氧化物层，在所述内侧壁与所述氧化物层之间的边界区域上形成有底切结构(undercut structure)。

所述隔离结构的一般性方面还可以提供：所述氧化物层包括形成在所述沟槽的底表面和内侧壁中的第一氧化物层以及形成在所述第一氧化物层上的第二氧化物层。

在另一个一般性方面，提供一种半导体器件的隔离结构，包括：形成在衬底中的沟槽，形成在所述沟槽的底表面和内侧壁中的第一氧化物层，形成在所述第一氧化物层上的氮化物层，形成在所述氮化物层上的第二氧化物层，形成在所述第二氧化物层上以填充所述沟槽的内部的一部分的填充物，以及填充所述沟槽的填充物的上部至高于沟槽的上表面的高度的第四氧化物层。

所述隔离结构的一般性方面还可以包括形成在沟槽的内侧壁与氧化物层之间的边界区域上的底切结构。

所述隔离结构的一般性方面还可以提供：第一氧化物层和第二氧化物层均具有在至的范围内的厚度。

所述隔离结构的一般性方面还可以提供：沟槽是通过两个蚀刻过程形成的深沟槽，并且在深沟槽的内侧壁上形成底切结构至与沟槽结构的底表面对应的深度，所述沟槽结构是在深沟槽形成前通过多个蚀刻过程中之一形成的。

所述隔离结构的一般性方面还可以提供：深沟槽形成为距衬底的上表面10μm至40μm的深度，以及底切结构形成为距衬底的上表面3μm至7μm的深度。

所述隔离结构的一般性方面还可以提供：填充物填充至比沟槽的上表面低至的深度。

所述隔离结构的一般性方面还可以包括通过硅的局部氧化(LOCOS)形成在隔离结构的一侧或两侧上的场氧化物层。

所述隔离结构的一般性方面还可以提供：填充物为多晶硅材料。

所述隔离结构的一般性方面还可以提供：第一氧化物层和第二氧化物层均具有65％至75％覆盖率。