[发明专利]SRAM的读出电路

说明书

技术领域

本发明涉及静态随机存取存储器(SRAM)单元电路，尤其涉及对SRAM储存单元中的数据进行读取的读出电路。

背景技术

SRAM作为半导体存储器中重要的一种，其具有很高的传输速度和较低的功耗，因此被广泛地应用于各种集成电路中。整体上，SRAM单元包括单元阵列和外围电路两部分，其中单元阵列是SRAM单元的核心，其由SRAM存储单元按照行和列排列而成；而外围电路包括输入输出电路、时序产生电路、行译码电路以及放大读出电路等，其中放大读出电路将指定单元中的存储数据进行采样放大后，将其传送至输出缓冲器中。

如图1所示为一种现有的SRAM的读出电路，其包括多数个存储阵列块，图中只显示出两个存储阵列块11、12，其电路行为相同，每一存储阵列块11包括复数个SRAM存储单元，灵敏放大器SA电路模块，以及锁存电路模块13、14，所述灵敏放大器SA对对应的存储阵列中的单元数据进行采集放大并将数据锁存，并通过区域使能信号Bank_SA_Enable对其进行选择输出，通过全局位线Global_Bit_Line将数据传至输出电路15进行输出。

然由于区域使能信号Bank_SA_Enable只有一个有效，因此电路结构在A、B处存在数据读出的竞争，因而降低了电路的读出速度，同时也降低了电路的稳定性。

图2所示为另一种现有的SRAM的读出电路，其中电路16、17为同一组输出电路中不同的列，其电路功能相同；电路18、19为同一列中不同的存储阵列块，其通过阵列灵敏放大器使能信号Bank_SA_Enable和阵列选择信号Bank_SelectB对其进行选择控制，其中，阵列灵敏放大器使能信号Bank_SA_Enable选择开启相应存储器阵列块的灵敏放大器SA，阵列选择信号Bank_SelectB信号将PMOS管20、21开启，使反相器22、23能够正常工作；通过灵敏放大器SA采集放大后的信号通过反相器22、23分别传送至取反的全局位线Global_Bit_Line和Global_Bit_LineB，经由输出电路24将数据送至输出端。

然该电路结构使得单个输出电路的布线复杂，增大了版图面积，且电路在C处仍然存在数据读取输出的竞争，同样降低了电路的读出速度及电路的稳定性。

发明内容

本发明的目的在于克服现有技术的缺陷，提供一种能提高电路读出速度的SRAM的读出电路，以消除锁存电路模块的竞争，提高电路的读取速度和稳定性，同时缩小电路的版图面积。

为实现上述目的，本发明提出如下技术方案：一种SRAM的读出电路，包括：

放大电路模块，用于分别对复数SRAM存储阵列块中的数据进行放大并输出至第一输出接点和第二输出接点；

钳位电路模块，对所述第一输出接点和第二输出接点的电位在有效信号来之前拉伸至低电平；

推挽电路模块，将所述第一输出接点和第二输出接点的电位进行取相反的处理；

选择输出电路模块，选择将所述第一输出接点和第二输出接点的数据分别传送至全局位线上；

输出电路模块，将全局位线上的数据进行选择输出；以及

复数控制信号，控制所述模块的开启与断开，包括放大器选择信号，阵列放大器使能信号和阵列选择信号。

更近一步地，所述放大电路模块包括复数灵敏放大器，所述每一灵敏放大器具有SA输入端和SA输出端，所述SA输入端接由所述放大器选择信号和阵列放大器使能信号通过逻辑运算的输出信号。

所述放大器选择信号为灵敏放大器选择信号，所述阵列放大器使能信号为阵列放大器使能信号。

所述灵敏放大器的SA输出端包括第一SA输出端和第二SA输出端。

所述每一第一SA输出端和第二SA输出端分别接第一PMOS管的栅极和第二PMOS管的栅极，其中所有第一PMOS管的漏极共接于所述第一输出接点，所有第二PMOS管的漏极共接于所述第二输出接点。

所述钳位电路模块包括栅极共接于阵列放大器使能信号的第一NMOS管和第二NMOS管，所述第一NMOS管和第二NMOS管的源极分别接所述第一输出接点和第二输出接点，其漏极接地。

所述推挽电路模块包括第三NMOS管和第四NMOS管，所述第三NMOS管的源极和第四NMOS管的栅极共同接于所述第一输出接点，所述第四NMOS管的源极和第三NMOS管的栅极共同接于所述第二输出接点，所述第三NMOS管和第四NMOS管的漏极接地。