[发明专利]一种系统时钟的动态调整方法和电路

说明书

技术领域

本发明涉及一种系统时钟动态调整方法和电路，具体是涉及一种SoC（System on Chip，片上系统）中系统时钟的动态调整方法和电路。

背景技术

涉及到系统时钟的动态调整，不可避免的会使用一个概念，就是IP核（Intellectual Property core，知识产权核）。IP核是一段具有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，可以移植到不同的半导体工艺中去生产集成电路芯片。

利用IP核设计电子系统，引用方便，修改基本元件的功能容易。具有复杂功能和商业价值的IP核一般具有知识产权，尽管IP核的市场活动还不规范，但是仍有许多集成电路设计公司从事IP核的设计、开发和营销工作。IP核有两种，与工艺无关的VHDL（Very-High-Speed Integrated Circuit Hardware Description Language，超高速硬件描述语言，IEEE-1076，简称87版硬件描述语言）程序称为软核；具有特定电路功能的集成电路版图称为硬核。硬核一般不允许更改，利用硬核进行集成电路设计难度大，但是容易成功流片。再一类IP核称为固核。

不同的IP核可能属于不同的时钟域，随着SoC芯片设计复杂度的增加，基于IP核集成和片上设计自身的需要，其内部时钟设计越来越复杂，一个SoC芯片内部通常存在若干个时钟域，且存在越来越多的趋势，那么，由时钟网络引起的系统动态管理成为近年来研究的重点。

通常，一颗SoC芯片的工作状态变化很大，在一些应用中可能需要所有的片上模块协同工作，而在另一些应用中可能仅需要其中的部分模块工作，这就会涉及到动态的开关芯片内部模块的时钟，并动态的配置芯片内部模块的时钟频率，且不同的时钟域可能在不同的时间段内还存在不同的工作模式，工作模式之间的转换对系统时钟的调整影响也会很大。因此，系统时钟调整的方法对SoC性能的影响会非常大。

在SoC上，工作时钟源自其内部集成的锁相环（PLL，Phase Locked Loop），图1表示锁相环的电气原理，它可以对外部的晶振输入时钟进行鉴相，滤波，压控振荡等实现芯片需要的频率时钟。由于触发器和锁存器是时序电路的基本存储单元，这种模拟电路的结构属性导致从改变到稳定输出，锁相环会经历一个不稳定输出的状态，称为亚稳态，并且这一状态是不可控的。如，对于一个触发器，在时钟触发沿前，数据必须保持一个setup时间不变，并且在时钟触发沿后数据也必须保持一个hold的时间不变，若输入数据的保持时间不能满足setup或hold需求，则触发器判决错误，不能正确将数据存储，这是触发器输出处于随机的0或者1的不稳定状态。

针对亚稳态，当进行跨时钟域操作时，锁相环会预留一个powerdown（电源中断）的接口来避免不稳定输出，或者提供一个lock（锁定）信号，标志锁相环进入稳定状态。然而，在时钟的频率进行改变时，锁相环自身并不稳定，为保证时钟质量，芯片都需要两个时钟源，也就是晶振时钟和锁相环时钟。当需要进行时钟配置时，PLL就进入了一个不稳定的状态，这个状态的时钟质量是无法保证的（甚至带有毛刺），这对整个芯片的影响是非常大的，此时一般需要首先将工作时钟切换到外部晶振时钟域上，然后再配置锁相环，当确保锁相环稳定输出后，再把时钟切回到锁相环新的输出时钟。这样的增加了CPU的负担，而且对于不同的PLL实时性很差---有的PLL通过lock信号指示时钟稳定，有的PLL必须等待固定的时间才能保证时钟的稳定。

发明内容

因此，本发明的目的在于提供一种基于硬件实现的系统时钟的动态调整方法和电路，这种电路依据锁相环的工作原理，保证系统时钟的可靠性，并降低CPU的负担。

依据本发明一个方面的一种系统时钟的动态调整电路，应用于SoC，包括：

配置电路，控制锁相环的配置寄存器，以在该配置寄存器发生写操作时，产生一个标志信号；

跨时钟域同步器，连接所述读电路，以把所述标志信号同步锁相环时钟域；

门控电路，该门控电路的门极连接所述跨时钟域同步器，而主控输入端子连接锁相环时钟输出信号端； 

控制计数器，连接在跨时钟域同步器或其前级电路，以在所述写操作对应的锁相环模式变换结束时，控制前级对应的标志信号的翻转。

依据本发明另一个方面的一种系统时钟的动态调整方法，应用于SoC，包括以下步骤：

1）在配置时钟域当锁相环的配置寄存器发生写操作时，生成一个标志信号；

2）把所述标志信号同步到锁相环时钟域；