[发明专利]一种双边沿D触发器

说明书

技术领域

本发明涉及D触发器技术领域，特别涉及一种双边沿D触发器。

背景技术

图1a~c是一种现有隐式脉冲型双边沿D触发器的结构示意图，如图1a~c所述，该现有D触发器包括：a)时钟反相信号产生电路；b)预充求值电路；c)锁存电路。

首先，系统时钟信号通过四级反相器得到一组与系统时钟有关的信号（CLK、CLKB、CLK3和CLKB3），其时序关系图如图2所示。

然后，用这四个信号分别控制Mn5~Mn8四个NMOS（N-Mental-Oxide-Semiconductor，N型金属-氧化物-半导体）管，利用NMOS管高电平导通、低电平关断的特性，产生一个可以控制触发器预充求值电路放电的脉冲信号，即在系统时钟的上升沿附近，系统时钟信号CLK和经过3级反相器后的反信号CLK3均为高电平，Mn5和Mn6均导通，预充求值电路可以通过左侧支路放电；在系统时钟下降沿附近，在很短暂的一段时间内，CLKB和CLK3B同时为高电平，Mn7和Mn8管均导通，预充求值电路可以通过右侧支路放电。

该现有D触发器放电的周期为时钟周期的一半，即在时钟的上升沿和下降沿附近均会放电，整个电路的工作时序类似图2中的脉冲信号，因此称为隐式脉冲型双边沿D触发器。

经过以上分析可以看出，图1a~c中所示的隐式脉冲双边沿D触发器电路虽然可以正确完成D触发器的逻辑功能，但是在其工作过程中性能并不完善，主要存在着以下几个问题：

速度问题，当触发器受到输入逻辑信号控制需要进行输出状态转换时，后级锁存电路需要等待Set（或Reset）点信号放电完成后才能进行逻辑状态翻转，而Set（或Reset）点均需要经过4个串联的NMOS管进行放电，放电速度很慢。而预充管（Mp1和Mp2）处于导通状态，也会进一步影响Set和Reset点的放电速度。

功耗问题，首先该触发器电路为动态电路，预充管Mp1和Mp2由低电平控制，一直处于导通状态，当预充求值电路需要进行放电时，会产生短路电流，增加短路功耗。此外，时钟反相信号产生电路受到系统时钟信号控制，跳变率非常高，动态功耗非常大。有时，四级的时钟反相信号产生电路所产生的延时并不能满足预充求值电路的放电时间要求，需要增加更多的反相器串联结构，动态功耗会进一步增大。再有，由于Set和Reset放电速度慢，锁存电路在输出信号对输入信号响应的过程中状态翻转很慢，所消耗的动态功耗也会增大。综合以上因素从整体来看，该D触发器电路的功耗损失非常大。

工作可靠性问题，隐式脉冲触发器的脉冲信号在触发器电路内部生成，如图1b中的Mn5~Mn8，因此脉冲信号的宽度很难控制，依赖于时钟反相信号产生电路的输出信号，因此在工作过程中无法调整，工作的可靠性不高。

综合以上分析可以看出，这种现有的隐式脉冲型双边沿D触发器，并不能满足数字电路发展的高速度、低功耗的要求。

发明内容

（一）要解决的技术问题

本发明要解决的技术问题是：如何提供一种双边沿D触发器，以提高反应速度，降低运行功耗。

（二）技术方案

为解决上述技术问题，本发明提供一种双边沿D触发器，其包括：互相连接的控制电路和求值电路；

所述控制电路，用于在时钟信号的作用下产生控制信号；

所述求值电路，用于在所述时钟信号和所述控制信号的共同作用下进行求值运算，实现双边沿触发的逻辑功能。

优选地，所述控制电路包括：左控制电路和右控制电路；

所述左控制电路，用于在所述时钟信号作用下产生第一控制信号和第三控制信号；

所述右控制电路，用于在所述时钟信号作用下产生第二控制信号和第四控制信号。

优选地，所述左控制电路包括：第一PMOS管mp1、第二PMOS管mp2、第一NMOS管mn1、第二NMOS管mn2；

所述第一PMOS管mp1的源极接电源电压Vdd，栅极接时钟源CLK，漏极接第一控制信号端C1；

所述第二PMOS管mp2的源极接所述第一控制信号端C1，栅极接第一输入信号端D，漏极接所述第一NMOS管mn1的漏极；

所述第一NMOS管mn1的栅极接第二输出信号端QB，源极接第三控制信号端C3；

所述第二NMOS管mn2的漏极接所述第三控制信号端C3，栅极接所述时钟源CLK，源极接地Gnd。

优选地，所述右控制电路包括：第三PMOS管mp3、第四PMOS管mp4、第三NMOS管mn3、第四NMOS管mn4；