[发明专利]半导体装置

权利要求书

1.一种内存输出电路，接收存储单元阵列所输出的位线数据及反位线数据，包括：

预充电电路，预充电第一节点及第一反节点，其中所述位线数据及所述反位线数据分别被输出至所述第一节点及所述第一反节点；

前置放大器，依据于所述第一节点的第一电压及于所述第一反节点的第一反电压分别于第二节点及第二反节点产生第二电压以及第二反电压；以及

感测放大器，侦测于所述第二节点的所述第二电压及于所述第二反节点的所述第二反电压以分别于第三节点及第三反节点产生第三电压以及第三反电压。

2.如权利要求1所述的内存输出电路，其特征在于，于所述位线数据及所述反位线数据分别被输出至所述第一节点及所述第一反节点之前，输出触发电压被设定为逻辑低电压；而当所述位线数据及所述反位线数据分别被输出至所述第一节点及所述第一反节点之后，所述输出触发电压被提升为逻辑高电压。

3.如权利要求2所述的内存输出电路，其特征在于，所述预充电电路包括：

第一PMOS晶体管，耦接于第一电压端与所述第一节点之间，具有闸极耦接至所述输出触发电压；以及

第二PMOS晶体管，耦接于所述第一电压端与所述第一反节点之间，具有闸极耦接至所述输出触发电压。

4.如权利要求2所述的内存输出电路，其特征在于，所述预充电电路包括：

源极跟随器，依据所述输出触发电压接收于所述第一节点的所述第一电压及于所述第一反节点的所述第一反电压；以及

半锁存电路，依据所述第一电压及所述第一反电压分别于所述第二节点及所述第二反节点产生所述第二电压以及所述第二反电压。

5.如权利要求4所述的内存输出电路，其特征在于，所述源极跟随电路包括：

第一NMOS晶体管，耦接于所述第一节点及所述第二节点之间，具有闸极耦接至所述输出触发电压；

第二NMOS晶体管，耦接于所述第一反节点及所述第二反节点之间，具有闸极耦接至所述输出触发电压；以及

PMOS晶体管，耦接于所述第二反节点及所述第二节点之间，具有闸极耦接至所述输出触发电压。

6.如权利要求4所述的内存输出电路，其特征在于，所述半锁存电路包括：

第一PMOS晶体管，耦接于第一电压端及所述第二节点之间，具有闸极耦接至所述第二反节点；以及

第二PMOS晶体管，耦接于所述第一电压端及所述第二反节点之间，具有闸极耦接至所述第二节点。

7.如权利要求1所述的内存输出电路，其特征在于，存储输出电路更包括动态负载电路，当于所述第一节点的所述第一电压超过阈值电压时，充电所述第二节点至逻辑高电压；当于所述第一反节点的所述第一反电压超过所述阈值电压时，充电所述第二反节点至所述逻辑高电压。

8.如权利要求7所述的内存输出电路，其特征在于，所述动态负载电路包括：

第一PMOS晶体管，耦接于第一电压端及所述第二节点之间，具有闸极耦接至第一反转电压；以及

第二PMOS晶体管，耦接于所述第一电压端及所述第二反节点之间，具有闸极耦接至第二反转电压；

其中所述第一反转电压由反转所述第一电压而得，而所述第二反转电压由反转所述第一反电压而得。

9.如权利要求1所述的内存输出电路，其特征在于，所述感测放大器包括：

第一NMOS晶体管，具有闸极耦接至感测使能信号，以及具有源极耦接至第二电压端；

第二NMOS晶体管，耦接于所述第三反节点及所述第一NMOS晶体管的漏极之间，具有闸极耦接至所述第二节点；

第三NMOS晶体管，耦接于所述第三节点及所述第一NMOS晶体管的漏极之间，具有闸极耦接至所述第二反节点；

第一PMOS晶体管，耦接于第一电压端及所述第三反节点之间，具有闸极耦接至所述第三节点；

第二PMOS晶体管，耦接于所述第一电压端及所述第三节点之间，具有闸极耦接至所述第三反节点；

第三PMOS晶体管，耦接于所述第一电压端及所述第三反节点之间，具有闸极耦接至所述感测使能信号；

第四PMOS晶体管，耦接于所述第一电压端及所述第三节点之间，具有闸极耦接至所述感测使能信号。