[发明专利]半导体装置

说明书

技术领域

本发明有关于内存，特别是有关于内存输出电路。

背景技术

图1为一现有内存电路100的至少一部分的方框图。内存电路100包括存储单元阵列120及内存输出电路110。存储单元阵列120包括多个存储单元121~12n。存储单元121~12n为只读存储器(read-only memory,ROM)单元且耦接于位线(bit line)及反位线(bit bar line)之间。每一存储单元121~12n包括两个NMOS晶体管且耦接至字线。举例来说，存储单元121耦接至字线WL₁并包括两个NMOS晶体管121a与121b，而存储单元122耦接至字线WL₂并包括两个NMOS晶体管122a与122b。存储单元121~12n的两个NMOS晶体管的闸极均耦接至对应的字线，而存储单元121~12n的两个NMOS晶体管的源极均耦接至地电压GND。

每一存储单元121~12n均储存一个数据位，数据位的值可为“0”或“1”。存储单元121~12n的NMOS晶体管的漏极耦接至位线BL或反位线BLB。当存储单元储存的比特值为0，存储单元的右方NMOS晶体管的漏极与反位线BLB之间的连接在存储单元被编程时被烧断。举例来说，当存储单元122储存的比特值为0，NMOS晶体管122a的漏极耦接至位线BL，而NMOS晶体管122b的漏极与反位线BLB的耦接被切开。当存储单元储存的比特值为1，存储单元的左方NMOS晶体管的漏极与位线BL之间的连接在存储单元被编程时被激光烧断。举例来说，当存储单元121储存的比特值为1，NMOS晶体管121b的漏极耦接至反位线BLB，而NMOS晶体管121a的漏极与位线BL的耦接被切开。

现有存储输出电路110包括第一预充电电路102、第二预充电电路106、以及Y译码器104。于存储单元阵列120的数据被输出至位线BL及反位线BLB上之前，第一预充电信号PR触发第一预充电电路102以充电位线BL及反位线BLB至逻辑高电位。同样的，于存储单元阵列120的数据被输出至位线BL及反位线BLB上之前，第二预充电信号PRB触发第二预充电电路106以充电数据线DL及反数据线DLB至逻辑高电位。

接着，自存储单元阵列120的存储单元121~12n中选取的目标存储单元被读取。对应于目标存储单元的字线被选中以开启目标存储单元的NMOS晶体管。若目标存储单元储存比特值“0”，左侧的NMOS晶体管将位线BL耦接至地电位GND，将位线BL的电压降低至地电压。若目标存储单元储存比特值“1”，右侧的NMOS晶体管将反位线BLB耦接至地电位GND，将反位线BLB的电压降低至地电压。选择信号Y1接着被使能以启动Y译码器电路104的NMOS晶体管116与118。当选择信号Y1被使能时，NMOS晶体管116与118分别耦接位线BL与反位线BLB至数据线DL及反数据线DLB。目标存储单元的数据值接着被输出至数据线DL及反数据线DLB。

现有存储输出电路110，然而，有低运作速度的问题。为了将位线BL与反位线BLB与数据线DL及反数据线DLB相隔开，Y译码器电路104的NMOS晶体管116及118有高阈值电压V_TH。由于NMOS晶体管116及118有高阈值电压V_TH，选择信号Y1必须被提升到高电压才能启动NMOS晶体管116及118。因此，拉升选择信号Y1到高电压需要较多的时间，使存储数据的输出时间产生延迟，并降低存储输出电路100的运作速度。为了降低存储电路的访问时间，需要具有快的运作速度的存储输出电路。

发明内容

为了解决存储电路的延迟的技术问题，本发明提供一种内存输出电路，以解决上述问题。

本发明提供一种内存输出电路。于一实施方式中，内存输出电路接收存储单元阵列所输出的位线数据及反位线数据，包括预充电电路、前置放大器、以及感测放大器。预充电电路预充电第一节点及第一反节点，其中位线数据及反位线数据分别被输出至第一节点及第一反节点。前置放大器依据于第一节点的第一电压及于第一反节点的第一反电压分别于第二节点及第二反节点产生第二电压以及第二反电压。感测放大器侦测于第二节点的第二电压及于第二反节点的第二反电压以分别于第三节点及第三反节点产生第三电压以及第三反电压。