[发明专利]一种掩膜版及套刻精度测量方法

说明书

本发明公开了一种掩膜版及套刻精度测量方法，采用相互独立的X标记和Y标记作为套刻标记，分列于图案区周围，从而缩小了外围区面积，即增大了图案区面积，进而增加了晶圆上优良芯片的数量，大大的提高了集成度。

技术领域

本发明涉及集成电路制造领域，特别涉及一种掩膜版及套刻精度测量方法。

背景技术

随着集成电路产业的发展，一片晶圆上形成晶体管的数量也越来越多，如何提高集成度，是人们不断探索研究的内容。

在集成电路的生产制造过程中，需要将多个层进行物理关联，以满足使用要求。那么，每一层就必须达到和前层在一定范围内的对准，即套刻精度(overlay)，其是制约着光刻工艺的水平的一个因素，同时，套刻标记的布局在对集成度要求越来越高的时代，也同样需要引起注意。

请参考图1，其为现有的掩膜版的结构示意图，现有的掩膜版通常包括图案区11及围绕所述图案区11的外围区10，所述外围区10通常分布有4个(不限于4个)套刻标记(overlay mark)12。

具体的，请参考图2，其为采用现有掩膜版进行套刻精度测量时的示意图。通过测量当层的纵向标记20中心O_y0与前层纵向标记22中心O_y0′的位置差异△y₀、当层横向标记21中心O_x0与前层横向标记23中心O_x0′的位置差异△x₀，得到套刻精度偏移量(overlayshift)。

然而，由图1中可见套刻标记12是由4条线段121构成，且4条线段不相连接，然而这种结构使得外围区较大，在限定掩膜版大小的情况下，只能缩小图案区，以有足够的空间来满足套刻标记12的加入，然而这不可避免的导致晶圆上的芯片数目减少。即便对于掩膜版大小可变的情况，这种结构虽然可能不会改变图案区，但是由于晶圆的大小是固定的，可形成的优良芯片(good die)数目就会减少，这在高集成度的今天是极为不利的。

发明内容

本发明要解决的技术问题是改进现有的掩膜版结构，以提高集成电路的集成度。

为解决上述技术问题，本发明提供一种掩膜版，包括：

图案区及围绕所述图案区的外围区；

所述外围区具有用于对准的多个X标记及多个Y标记，其中，所述X标记位于掩膜版的上方和下方，所述Y标记位于掩膜版的左侧和右侧，所述X标记和Y标记相互独立。

进一步的，对于所述的掩膜版，所述X标记的数目为非零偶数个。

进一步的，对于所述的掩膜版，所述X标记包括多个平行设置的纵向线段。

进一步的，对于所述的掩膜版，所述多个纵向线段的两端分别对齐。

进一步的，对于所述的掩膜版，所述多个纵向线段的长度小于所述多个纵向线段的间距。

进一步的，对于所述的掩膜版，所述Y标记的数目为非零偶数个。

进一步的，对于所述的掩膜版，所述Y标记包括多个平行设置的横向线段。

进一步的，对于所述的掩膜版，所述多个横向线段的两端分别对齐。

进一步的，对于所述的掩膜版，所述多个横向线段的长度小于所述多个横向线段的间距。

进一步的，对于所述的掩膜版，还包括一精对准标记，所述精对准标记位于所述图案区的中心。

本发明提供一种如上所述的掩膜版的套刻精度测量方法，包括：

测量当层和前层的X标记的中心偏移量；以及

测量当层和前层的Y标记的中心偏移量。