[发明专利]半导体结构及其制造方法

说明书

技术领域

本发明涉及半导体技术领域，特别是涉及一种具有低阻抗埋入式数字线的存储器结构及其制作方法。

背景技术

动态随机存取存储器(DRAM)等存储器件在电子产品中扮演关键重要角色。动态随机存取存储器通常包括一电容结构以及一晶体管，其中电荷即储存在电容结构中。由于现代电子产品对存储器的储存容量要求越来越高，在此高密度的存储器阵列中，电容结构与晶体管必须彼此非常接近的设置在很小的区域面积内。

如本领域的技术人员所知，存储器阵列中的各存储单元主要是借由字线及位线或数字线来决定其行列位址。近来，已有许多针对埋入式字线/数字线存储单元阵列晶体管技术的研究，其主要是将字线或信号线埋入到半导体基底的表面下。然而，随着集成电路的密度增加，要将埋藏在半导体基底内的位线或数字线的阻值降低显得越来越困难，而成为目前半导体存储器进一步微缩的主要挑战。故本技术领域目前仍需要一种改良的存储器结构及工艺方法来解决上述问题。

发明内容

本发明的主要目的在于提供一种改良的半导体结构，可应用于存储器器件中，并具有低阻抗埋入式数字线，以解决上述背景技术的缺点。

根据本发明的一实施例，本发明提供了一种半导体结构，包含有一半导体基底，其上具有多个深沟渠及位于所述多个深沟之间的多个柱体结构，其中各所述柱体结构包含一上部及一下部；一掺杂区，位于各所述柱体结构的下部；以及一扩散阻障层，位于所述下部的一侧壁上。所述扩散阻障层会与所述下部的侧壁直接接触。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举出优选实施方式，并配合所附图式作详细说明如下。然而如下的优选实施方式与图式仅供参考与说明用，并非用来对本发明加以限制。

附图说明

图1至图5为依据本发明优选实施例所绘示的一种具低阻抗埋入式数字线的存储器结构的制作方法。

其中，附图标记说明如下：

10     半导体基底   108    扩散阻障层

11     第一柱体结构 110    第一沟槽

11a    第二柱体结构 110a   深沟渠

14     掺杂区       112    第二沟槽

14a    埋入式数字线 114    绝缘沟槽

100    图案化硬掩膜 210    上部

102    硅氧层       212    下部

104    氮化硅层     310    垂直部分

106    侧壁保护层   312    水平部分

具体实施方式

下文中将参照附图说明本发明的实施细节，该些附图中的内容构成说明书一部份，并以可实行优选实施例的特例描述方式来绘示。下文实施例已揭露足够的细节使得本领域的一般技术人员得具以实施。当然，本发明中也可实行其它的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视为是一种限定，反之，其中所包含的实施例将由权利要求书来加以界定。

请参阅图1至图5，其为依据本发明的优选实施例所绘示的一种具低阻抗埋入式数字线的存储器结构的制作方法。如图1所示，提供一半导体基底10，例如，硅基底。在半导体基底10的主表面上设有一图案化硬掩膜100。根据本发明实施例，图案化硬掩膜100可包含硅氧层102及氮化硅层104。当然，图案化硬掩膜100可以包含其它材料层，端视工艺及设计上需要。接着，以图案化硬掩膜100为刻蚀掩膜，进行一第一干刻蚀工艺，刻蚀未被图案化硬掩膜100所覆盖的半导体基材10，刻蚀至第一深度，如此于半导体基材10内形成一第一沟槽110，前述第一深度，例如，介于50-250纳米(nm)。形成第一沟槽110的同时，在第一沟槽110之间形成多个第一柱体结构11。在完成第一干刻蚀工艺之后，于第一柱体结构11的侧壁以及第一沟槽110的底部形成均厚的侧壁保护层106，例如，氮化硅层。