[发明专利]带有绝缘埋层的混合晶向衬底的制备方法

说明书

技术领域

本发明是关于一种混合晶相衬底的制备方法，特别涉及一种具有连续绝缘埋层的混合晶相衬底的制备方法。

背景技术

在目前的半导体技术中，CMOS电路主要是制作在具有（100）晶面的硅衬底上，这是因为在（100）晶面上具有小的氧化物-界面电荷密度以及最高的电子迁移率。但是，空穴的迁移率在（100）晶片上仅仅约为相应电子迁移率的1/4-1/2，这就使得在（100）晶片上制备的pMOSFETs的驱动电流约为nMOSFETs的一半，虽然传统上使用更大的pMOSFETs可以来平衡nMOSFETs，实际上这增大了栅和寄生电容。有报道称在(100)衬底通过将沟道方向从<110>转移至<100>晶向可以改善pFET的性能，但是更多的工作主要是集中在改变表面晶向的努力上，比如采用(110)或者(111)衬底可以带来更多的空穴迁移率的提升。人们发现空穴迁移率在(110)晶片的<110>晶向上具有最大值，该值是空穴在(100)晶片上的迁移率的两倍以上。也就是说，相同尺寸的制备在(110)晶片上的pFET将比制备在(100)晶片上的pFET获得更大的驱动电流。但是，即使在不考虑沟道方向的情况下，该晶面方向完全不适用于制造nFET。

综上，(110)晶面是最适合用于制备pFET，因其具有最大的空穴迁移率，但是该晶向完全不适合于制备nFET。相反地，(100)晶向因其具有最大的电子迁移率而特别适合于制备nFET。从以上观点来看，有必要在具有不同晶向的衬底之上制备一种集成器件，以针对特定的器件提供最优的性能，此即为混合晶向技术。该技术基于衬底和沟道晶向的优化来提升载流子的迁移率从而达到提升器件性能的目的，即通过在(110)区域制备pFET在(100)区域制备nFET以实现器件性能的提升。

目前，混合晶向技术是制备在SOI衬底之上，该技术所制备的器件是SOI和体硅器件的混合，这就给器件设计和版图设计带来困难，并且使得制备工艺复杂。因此，的确需要提出一种完全的基于SOI的平面混合晶向衬底及其制备办法，并且实现在不同区域不同晶向硅的集成。

发明内容

本发明所要解决的技术问题是，提供一种具有连续绝缘埋层的平面混合晶向衬底及其制备办法，并且实现在不同区域不同晶向硅的集成。

为了解决上述问题，本发明提供了一种带有绝缘埋层的混合晶向衬底的制备方法，包括如下步骤：a）提供衬底，所述衬底包括支撑层、绝缘埋层和第一器件层，所述第一器件层具有第一晶向，所述衬底表面具有第一区域和第二区域；b）在第一器件层表面形成具有第二晶向的第二器件层，所述第一器件层和第二器件层的材料相同；c）将第一区域中的第二器件层再结晶使其具有第一晶向，并且在第一区域和第二区域的界面处形成分隔第二器件层的侧墙。

可选的，所述步骤c）进一步包括：在第二器件层表面形成图形化的阻挡层，所述图形化阻挡层在第一区域的厚度小于在第二区域的厚度；采用离子束通过所述阻挡层轰击第二器件层，使第一区域的第二器件层全部非晶化；对第二器件层实施退火，使第二器件层被轰击的非晶化部分再结晶，再结晶部分具有第一晶向；去除阻挡层：在第一区域和第二区域的界面处形成分隔第二器件层的侧墙。

可选的，所述步骤c）进一步包括：在第一区域和第二区域的界面处形成分隔第二器件层的侧墙；在第二器件层表面形成图形化的阻挡层，所述图形化阻挡层在第一区域的厚度小于在第二区域的厚度；采用离子束通过所述阻挡层轰击第二器件层，使第一区域的第二器件层全部非晶化；对第二器件层实施退火，使第二器件层被轰击的非晶化部分再结晶，再结晶部分具有第一晶向；去除阻挡层。

可选的，所述第一器件层和第二器件层的材料均为单晶硅，所述第一晶向为（100），第二晶向为（110），或者所述第一晶向为（110），第二晶向为（100）。

可选的，所述绝缘埋层的材料选自于氮化硅、氧化硅和氮氧化硅中的任意一种。

可选的，所述侧墙的材料选自于氮化硅、氧化硅和氮氧化硅中的任意一种。

可选的，所述阻挡层是由氧化硅层和氮化硅层构成的双层结构。

本发明的优点在于通过对工艺实施顺序的调整和组合，巧妙实现了不同区域不同晶向器件层的集成，且所有区域均在绝缘埋层之上，避免了图形化的绝缘埋层所带来的器件和版图设计的困难。

附图说明

附图1所示是本发明第一具体实施方式的实施步骤示意图。

附图2A至附图2G所示是本发明第一具体实施方式的工艺流程图。