[发明专利]半导体封装件及其制法

说明书

技术领域

本发明涉及一种半导体封装件，尤指一种四边扁平无导脚(QFN)的半导体封装件及其制法。

背景技术

传统以焊线架作为芯片承载件的半导体封件的型态及种类繁多，如现有四边形平面封装结构(Quad Flat package,QFP)，而随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势，且也同时迈向微型化（miniaturization）的发展。因此，遂发展出了一种新的四边扁平无导脚(Quad Flat Non-leaded,QFN)封装结构、或球门阵列（BallGrid Array,BGA）封装结构。

图1A至图1D为现有QFN型的半导体封装件的制法的剖面示意图。

如图1A所示，提供一具有铜层100的承载板10。

如图1B所示，借由图案化蚀刻，将该铜层100形成具有多个电性连接垫110与置晶垫111的线路层11，再于该线路层11上形成表面处理层11a。其中，形成该表面处理层11a的材质为化镍/金(Ni/Au)、化镍钯金(Electroless Nickel/Electroless Palladium/Immersion Gold,ENEPIG)或直接浸金(Direct Immersion Gold,DIG)等。

如图1C所示，于该置晶垫111上承载一半导体芯片13，并借由焊线14电性连接该些电性连接垫110与该半导体芯片13，再形成封装胶体15于该承载板10上，以包覆该线路层11、半导体芯片13与焊线14。

如图1D所示，移除该承载板10，以外露出该线路层11的底部。

图2A至图2E为现有BGA型的半导体封装件2的制法的剖面示意图。

如图2A所示，提供一承载板20，该承载板20具有一核心层20a与设于该核心层20a相对两侧的铜层200，也就是铜箔基板。

如图2B所示，于该承载板20上以激光形成多个贯穿孔201，以令下侧的铜层200外露于该些贯穿孔201。

如图2C所示，图案化该铜层200，以于该核心层20a的上、下侧上分别形成线路层21，且于该些贯穿孔201中形成导电通孔22以电性连接该线路层21，此外该线路层21具有多个电性连接垫210，可依需求形成表面处理层（图略）。

如图2D所示，于该核心层20a的上、下表面上分别形成绝缘保护层26，且该绝缘保护层26具有多个开口260，以令该些电性连接垫210对应外露于各该开口260。

如图2E所示，于该绝缘保护层26上承载半导体芯片23并借由焊线24电性连接该核心层20a上侧的电性连接垫210，再形成封装胶体25以包覆该半导体芯片23与焊线24，且于该核心层20a下侧的电性连接垫210上结合焊球27。

现今金、铜等金属价格高涨，对半导体封装产业造成极大的成本冲击，尤其是打线式封装件必需大量使用金线（如图1C、图2E所示的焊线14,24），且半导体芯片13,23与线路层11,21之间完全以金线作导电途径，因而导致封装件的材料成本无法降低，致使打线式封装件的产品竞争力大幅下滑。

另外，现有半导体封装件1,2中，该电性连接垫110,210位于该半导体芯片13,23的非作动面的一侧，所以打线的距离较长，至使金线的材料使用较多。

此外，现有半导体封装件1,2中，使用具有铜层100,200的基材作为承载板10,20。如图1A所示，利用铜层100当作电镀工艺的电流传导路径，待形成线路结构后，再进行图案化蚀刻铜层100，以形成独立的图案化线路层11。或者，如图2A所示，以铜箔基板（Copper clad laminate,CCL）作为核心结构，其主要构成为具有刚性的树脂材混和玻纤材料作核心层20a，并于两侧压合铜层200，之后可如图2C所示，直接进行图案化电镀金属层，再蚀刻该金属层与铜层200，以形成线路层21。

然而，前述两种工艺中，必需将该铜层100,200中多余的铜材移除，因而造成大量铜材的浪费，亦即购买整面铜层100,200而仅保留部分铜材（即线路层11,21），所以不符合经济效益。

因此，如何减少金线的使用量及铜材于工艺中的耗损，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的种种缺失，本发明的主要目的在于提供一种半导体封装件及其制法，以缩短该焊线的使用长度，而减少焊线材料的使用量，所以能降低半导体封装件的成本。