[发明专利]半导体元件的制造方法

说明书

技术领域

本发明涉及一种存储器的制造方法，且特别是涉及一种半导体元件的制造方法。

背景技术

非挥发性存储器元件由于具有可多次数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，因此已成为个人电脑和电子设备所广泛采用的一种存储器元件。

典型的非挥发性存储器元件，一般是被设计成具有堆叠栅极(Stacked-Gate)结构，其中包括以掺杂多晶硅制作的浮置栅极(Floating Gate)与控制栅极(Control Gate)。浮置栅极位于控制栅极和基底之间，且处于浮置状态，没有和任何电路相连接，而控制栅极则与字元线(Word Line)相接。此外，非挥发性存储器元件还包括穿隧介电层(Tunneling Dielectric Layer)和栅间介电层(Inter-Gate Dielectric Layer)分别位于基底和浮置栅极之间以及浮置栅极和控制栅极之间。

在目前提高元件积成度的趋势下，会依据设计规则缩小元件的尺寸。在此情况下，为了防止堆叠栅极结构之间的电容-电阻延迟（Resistor-Capacitor Delay，RC Delay）增加与浮置栅极间耦合干扰（Floating Gate Coupling）升高，通常会提高堆叠栅极结构之间的气隙比（气隙的截面积占堆叠栅极结构之间的空间的截面积的比例）来解决上述问题。

然而，随着元件积成度增加，现有的非挥发存储器制造方法所制造的非挥发性存储器的气隙比较低，因而导致无法有效降低电容-电阻延迟以及解决浮置栅极间的耦合干扰的问题。

发明内容

有鉴于此，本发明的目的在于提供一种半导体元件的制造方法，可增加堆叠结构之间的气隙比。

为达上述目的，本发明提出一种半导体元件的制造方法，包括下列步骤。首先，在基底上形成多个堆叠结构。接着，形成覆盖于堆叠结构的第一介电层，其中第一介电层具有多个悬突，悬突包覆堆叠结构的顶部。然后，进行干式共形蚀刻制作工艺，以共形地移除第一介电层，直到移除悬突以外的第一介电层。接下来，于堆叠结构上形成第二介电层，其中第二介电层连接相邻的悬突，而在堆叠结构之间形成气隙。

依照本发明的一实施例所述，在上述的半导体元件的制造方法中，在形成堆叠结构之后，还包括形成覆盖堆叠结构的衬层。

依照本发明的一实施例所述，在上述的半导体元件的制造方法中，在干式共形蚀刻制作工艺对衬层的蚀刻率例如是小于对第一介电层的蚀刻率。

依照本发明的一实施例所述，在上述的半导体元件的制造方法中，干式共形蚀刻制作工艺例如是各向同性蚀刻制作工艺。

依照本发明的一实施例所述，在上述的半导体元件的制造方法中，干式共形蚀刻制作工艺例如是非等离子体式蚀刻制作工艺或等离子体式蚀刻制作工艺。

依照本发明的一实施例所述，在上述的半导体元件的制造方法中，干式共形蚀刻制作工艺例如是气体蚀刻制作工艺。

依照本发明的一实施例所述，在上述的半导体元件的制造方法中，干式共形蚀刻制作工艺可适用于50纳米以下的线宽。

依照本发明的一实施例所述，在上述的半导体元件的制造方法中，气隙的截面积占堆叠结构之间的空间的截面积的比例例如是大于70%且小于等于90%。

依照本发明的一实施例所述，在上述的半导体元件的制造方法中，当半导体元件为非挥发性存储器时，各堆叠结构由下而上依序包括穿隧介电层、浮置栅极、栅间介电层以及控制栅极。

依照本发明的一实施例所述，在上述的半导体元件的制造方法中，干式共形蚀刻制作工艺可移除位于控制栅极顶部的高度以下的第一介电层。

依照本发明的一实施例所述，在上述的半导体元件的制造方法中，在浮置栅极之间的气隙的下部宽度例如是大于等于气隙的上部宽度。

依照本发明的一实施例所述，在上述的半导体元件的制造方法中，堆叠结构还包括导体层，设置于控制栅极上。

依照本发明的一实施例所述，在上述的半导体元件的制造方法中，堆叠结构包括顶盖层，顶盖层例如是堆叠结构的最上层。

依照本发明的一实施例所述，在上述的半导体元件的制造方法中，干式共形蚀刻制作工艺可移除位于顶盖层底部的高度以下的该第一介电层。

基于上述，由于本发明所提出的半导体元件的制造方法可移除悬突以外的第一介电层，因此能有效地增加堆叠结构之间的气隙比，进而增进半导体元件的效能。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明