[发明专利]具有嵌镶字线的三维非易失存储单元阵列及其形成方法

说明书

技术领域

本发明是关于高密度存储装置，特别是关于存储装置中具有多阶层存储单元以提供三维存储器阵列的安排。

背景技术

在一三维存储器阵列的范例中，每一个包括长条半导体叠层与长条氧化物交错排列的多个山脊状，以及这些山脊由例如是多晶硅的电荷储存层或是类似氧化硅氮化硅氧化硅的电荷捕捉材料覆盖。字线与山脊正交且顺形地，以对此三维存储单元阵列的存储单元进行存取。例如是氧化硅的绝缘线与山脊正交且顺形地，将相邻的字线彼此电性隔离。

然而，形成氧化硅线将相邻的字线彼此电性隔离并不是一件很简单的工作。图1及图2显示不同工艺中制造三维阵列的字线及氧化硅线所遭遇的问题。

图1显示一三维存储阵列装置的示意图，其中多晶硅字线是于分隔字线的氧化硅前形成，且多晶硅残留物会形成不预见的导桥造成相邻字线间的电性连接。

半导体长条叠层11、13、15是由绝缘材料长条10、12、14、16分隔。交错排列的半导体/氧化硅长条叠层是由例如是ONO或ONONO的电荷储存层26覆盖。多晶硅字线55通过用多晶硅覆盖交错排列的半导体/氧化硅长条和电荷储存层的叠层，且将相邻多晶硅字线间多余的多晶硅蚀刻去除以在相邻多晶硅字线间形成沟道。于蚀刻去除多余的多晶硅后，氧化硅线形成以隔离相邻多晶硅字线。

由于电荷储存层覆盖的交错排列的半导体/氧化硅长条叠层的高度相对于介于相邻字线间的理想距离所代表的高深宽比。其结果是，无法将多晶硅残留物56蚀刻去除。虽然在多晶硅蚀刻之后会有氧化硅填充于沟道中，但是多晶硅残留物56造成相邻字线间的电性连接(图中仅显示字线，并未显示相邻字线)。

此电荷储存层填充了此交错排列的半导体/氧化硅长条叠层的一部分，造成区域27中的氧化硅缺陷。区域27中的氧化硅缺陷是由于在准备形成电荷储存层时的清洁交错排列的半导体/氧化硅长条叠层所导致。此孔洞由多晶硅残留物56填充，其会造成相邻字线间的电性连接(图中仅显示字线，并未显示相邻字线)。

图2显示一三维存储阵列装置的示意图，其中氧化硅线是于多晶硅字线前形成，且一氧化硅孔洞允许多晶硅残留物会形成不预见的导桥造成相邻字线间的电性连接。

半导体长条叠层11、13、15是由氧化硅长条10、12、14、16分隔。交错排列的半导体/氧化硅长条叠层是由例如是氧化硅20-氮化硅21-氧化硅22的电荷储存层覆盖。氧化硅线45通过用氧化硅覆盖交错排列的半导体/氧化硅长条和电荷储存层的叠层，且将相邻氧化硅线间多余的氧化硅蚀刻去除以在相邻氧化硅线间形成沟道。于蚀刻去除多余的氧化硅后，嵌镶多晶硅字线形成于相邻氧化硅线间的沟道中。

氧化硅线45具有一孔洞46。在嵌镶多晶硅字线形成于相邻氧化硅线间的沟道中的步骤，氧化硅孔洞46会填入多晶硅，造成氧化硅线45两侧的相邻多晶硅线间产生电性连接。

一个额外的问题是覆盖交错排列的半导体/氧化硅长条叠层的电荷储存层质量。然而，于蚀刻多余的氧化硅之后，氧化硅蚀刻工艺会伤害多余氧化硅下方的电荷储存层。如此对于电荷储存层伤害会影响存储装置的表现。对具有外侧氧化硅的电荷储存层例如是ONO，非常难以进行仅除去多余氧化硅而不会去除电荷储存层外侧氧化硅的选择性蚀刻。

图3显示一三维存储阵列装置的上视图，其中ONO电荷储存层于氧化硅线之后但是于多晶硅字线之前形成，导致此阵列的一个较大尺寸。此工艺流程显示(i)形成交错的氧化硅/半导体长条叠层18，(ii)形成氧化硅线42与氧化硅/半导体长条叠层正交且顺形，(iii)形成例如是ONO或多晶硅的电荷储存层28。此电荷储存层可以覆盖交错的氧化硅/半导体长条叠层18。此图式并未显示电荷储存层可以覆盖交错的氧化硅/半导体长条叠层18，所以可以看见电荷储存层的侧向尺寸。此工艺流程是不良的，因为单位存储单元尺寸在侧向放大为电荷储存层厚度的两倍。

于2012年1月10日所申请的美国专利申请号12/347331描述了一种嵌镶字线。本发明则是描述了额外的嵌镶字线技术。在美国专利申请号12/347331的许多实施例中具有较短的工艺流程，而本发明的许多实施例中可以将字线间距进一步微缩，或是在相邻字线间距有更小的距离。

因此需要提供一种低制造成本的三维集成电路存储器结构，其包括可靠、非常小存储元件，以及改良具有栅极结构的相邻存储单元串行叠层相关的工艺区间。

发明内容

此处所描述的技术包括一种形成一三维非易失存储单元阵列的方法，此方法包含：