[发明专利]一种基于回型沟道工艺的混合晶面SOI BiCMOS集成器件及制备方法

权利要求书

1.一种基于回型沟道工艺的混合晶面SOI BiCMOS集成器件，其特征在于，所述双应变平面BiCMOS器件采用SOI SiGe HBT器件，应变Si平面沟道NMOS器件和应变Si垂直沟道PMOS器件。

2.根据权利要求1所述的基于回型沟道工艺的混合晶面SOI BiCMOS集成器件，其特征在于，NMOS器件导电沟道为应变Si材料，沿沟道方向为张应变。

3.根据权利要求1所述的基于回型沟道工艺的混合晶面SOI BiCMOS集成器件，其特征在于，PMOS器件应变Si沟道为垂直沟道，沿沟道方向为压应变，并且为回型结构。

4.根据权利要求1所述的基于回型沟道工艺的混合晶面SOI BiCMOS集成器件，其特征在于，NMOS器件制备在晶面为（100）的SOI衬底上，PMOS器件制备在晶面为（110）的衬底上。

5.根据权利要求1所述的基于回型沟道工艺的混合晶面SOI BiCMOS集成器件，其特征在于，SiGe HBT器件基区为应变SiGe材料。

6.一种基于回型沟道工艺的混合晶面SOI BiCMOS集成器件的制备方法，其特征在于，包括如下步骤：

第一步、选取两片Si片，一块是N型掺杂浓度为1～5×10¹⁵cm^-3的Si（110）衬底片，作为下层的基体材料，另一块是P型掺杂浓度为1～5×10¹⁵cm^-3的Si（100）衬底片，作为上层的基体材料；对两片Si片表面进行氧化，氧化层厚度为0.5~1μm，采用化学机械抛光（CMP）工艺对两个氧化层表面进行抛光；

第二步、对上层基体材料中注入氢，并将两片Si片氧化层相对置于超高真空环境中在350～480℃的温度下实现键合；将键合后的Si片温度升高100～200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100~200nm的Si材料，并在其断裂表面进行化学机械抛光（CMP），形成SOI衬底；

第三步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长一层厚度为1.8～2.6μm的N型Si外延层，作为集电区，该层掺杂浓度为1×10¹⁶～1×10¹⁷cm^-3；

第四步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长一层厚度为20~60nm的SiGe层，作为基区，该层Ge组分为15~25%，掺杂浓度为5×10¹⁸~5×10¹⁹cm^-3；

第五步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长一层厚度为100～200nm的N型Si层，作为发射区，该层掺杂浓度为1×10¹⁷～5×10¹⁷cm^-3；

第六步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO₂层和一层厚度为100~200nm的SiN层；光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5μm的深槽，利用化学汽相淀积（CVD）方法，在600～800℃，在深槽内填充SiO₂；

第七步、用湿法刻蚀掉表面的SiO₂和SiN层，利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO₂层和一层厚度为100~200nm的SiN层；光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180~300nm的浅槽，利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO₂；

第八步、用湿法刻蚀掉表面的SiO₂和SiN层，利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO₂层和一层厚度为100~200nm的SiN层；光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为105~205nm的浅槽，利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO₂；

第九步、用湿法刻蚀掉表面的SiO₂和SiN层，利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为300~500nm的SiO₂层；光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×10¹⁹～1×10²⁰cm^-3，形成集电极接触区域；

第十步、光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为1×10¹⁹～1×10²⁰cm^-3，形成基极接触区域；光刻发射极区域，对该区域进行N型杂质注入，使发射极接触区掺杂浓度为1×10¹⁹～1×10²⁰cm^-3，形成发射极接触区域；并对衬底在950～1100℃温度下，退火15～120s，进行杂质激活，形成SiGe HBT器件；

第十一步、光刻PMOS器件有源区，用干法刻蚀工艺，在PMOS器件有源区，刻蚀出深度为5～6μm的深槽。利用化学汽相淀积（CVD）方法，在600～750℃，在PMOS器件有源区（即深槽）沿（110）晶面选择性外延生长七层材料：第一层是厚度为2.2～2.4μm的P型Si缓冲层，掺杂浓度为1～5×10¹⁵cm^-3；第二层是厚度为2.4～2.7μm的P型SiGe渐变层，底部Ge组分是0％，顶部Ge组分是15～25%，掺杂浓度为1～5×10¹⁸cm^-3；第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为5×10¹⁹～1×10²⁰cm^-3，作为PMOS器件的漏区；第四层是厚度为3～5nm的P型应变Si层，掺杂浓度为1～5×10¹⁸cm^-3，作为P型轻掺杂源漏结构（P-LDD）；第五层是厚度为22～45nm的N型应变Si层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3，作为PMOS器件的沟道；第六层是厚度为3～5nm的P型应变Si层，掺杂浓度为1～5×10¹⁸cm^-3，作为P型轻掺杂源漏结构（P-LDD）；第七层是Ge组分为15～25%，厚度为200～400nm的P型SiGe，掺杂浓度为5×10¹⁹～1×10²⁰cm^-3，作为PMOS器件的有源区；

第十二步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层SiO₂；光刻NMOS器件有源区，在NMOS器件有源区，刻蚀出深度为1.8～2.7μm的深槽；利用化学汽相淀积（CVD）方法，在600～750℃，在NMOS器件有源区沿（100）晶面选择性外延生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×10¹⁵cm^-3；第二层是厚度为1.4～1.9μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15～25%，掺杂浓度为1～5×10¹⁵cm^-3；第三层是Ge组分为15～25％，厚度为200～400nm的P型SiGe层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3；第四层是厚度为10～15nm的P型应变Si层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3作为NMOS器件的沟道；

第十三步、在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO₂层；光刻PMOS器件源漏隔离区，利用干法刻蚀工艺，在该区域刻蚀出深度为0.3～0.5μm的浅槽；再利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO₂，形成浅槽隔离；

第十四步、光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.4～0.7μm漏沟槽；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积掺杂浓度为1～5×10²⁰cm^-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区；

第十五步、在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO₂层；光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为0.4～0.7μm栅沟槽；利用原子层化学汽相淀积（ALCVD）方法，在300～400℃，在衬底表面淀积厚度为6～10nm的高介电常数的HfO₂层，作为PMOS器件的栅介质层；利用化学汽相淀积（CVD）方法，在600～800℃，在栅沟槽中淀积掺杂浓度为1～5×10²⁰cm^-3的P型Poly-SiGe，Ge组分为10～30％，将PMOS器件栅沟槽填满；光刻栅介质和栅Poly-SiGe，形成栅极和源极，最终形成PMOS器件结构；

第十六步、在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO₂层；光刻NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在300～400℃，在NMOS器件有源区淀积厚度为6～10nm的高介电常数的HfO₂层，作为NMOS器件的栅介质层；利用化学汽相淀积（CVD）方法，在600～800℃，在NMOS器件有源区淀积厚度为200～300nm的P型Poly-SiGe，掺杂浓度为1～5×10²⁰cm^-3，Ge组分为10～30%，光刻栅介质和栅Poly-SiGe，形成栅极；利用离子注入工艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构（N-LDD），掺杂浓度均为1～5×10¹⁸cm^-3；

第十七步、利用化学汽相淀积（CVD）方法，在600～800℃，在整个衬底淀积一厚度为3～5nm的SiO₂层，利用干法刻蚀工艺，刻蚀掉表面的SiO₂，形成NMOS器件栅极侧墙，利用离子注入工艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件源区和漏区的掺杂浓度达到1～5×10²⁰cm^-3；

第十八步、在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO₂层；光刻引线窗口，在整个衬底上溅射一层金属镍（Ni），合金，自对准形成金属硅化物，清洗表面多余的金属，形成金属接触；光刻引线，构成MOS导电沟道为22～45nm的基于回型沟道工艺的混合晶面SOI BiCMOS集成器件。