[发明专利]一种基于回型沟道工艺的混合晶面SOI BiCMOS集成器件及制备方法

说明书

技术领域

本发明属于半导体集成电路技术领域，尤其涉及一种基于回型沟道工艺的混合晶面SOI BiCMOS集成器件及制备方法。 

背景技术

1958年出现的集成电路是20世纪最具影响的发明之一。基于这项发明而诞生的微电子学已成为现有现代技术的基础，加速改变着人类社会的知识化、信息化进程，同时也改变了人类的思维方式。它不仅为人类提供了强有力的改造自然的工具，而且还开拓了一个广阔的发展空间。 

在信息技术高度发展的当代，以集成电路为代表的微电子技术是信息技术的关键。集成电路作为人类历史上发展最快、影响最大、应用最广泛的技术，其已成为衡量一个国家科学技术水平、综合国力和国防力量的重要标志。对于整机系统中集成电路的数量更是其系统先进性的直接表征。而现在，电路规模已由最初的小规模发展到现在的甚大规模。由于对集成度，功耗，面积，速度等各因素的综合考虑，CMOS得到了广泛的应用。 

CMOS集成电路的一个重要性能指标，是空穴和电子的迁移率。要提高PMOS器件和NMOS器件两者的性能，这两种载流子的迁移率都应当尽可能地高。CMOS电路的总体性能同样取决于NMOS器件和PMOS器件的性能，从而，取决于空穴和电子的迁移率。 

众所周知的是，在半导体材料上施加应力，例如在半导体材料硅上施加应 力，会改变电子和空穴的迁移率，从而，会改变半导体材料上所形成的NMOS器件和PMOS器件的性能。迁移率的提高会导致性能的提高。但电子和空穴并不总是对同种应力做出相同的反应。同时，在相同的晶面上制备NMOS器件和PMOS器件，他们的迁移率并不能同时达到最优。 

为此，要在不降低一种类型器件的载流子的迁移率的情况下，提高另一种类型器件的载流子的迁移率，本专利提出一种利用硅材料的选择性加应力技术制备CMOS，即混合晶面应变CMOS集成器件的制备。 

发明内容

本发明的目的在于利用在一个SOI衬底片上制备应变Si垂直沟道PMOS器件、应变Si平面沟道NMOS器件和SOI SiGe HBT器件，构成基于回型沟道工艺的混合晶面SOI BiCMOS集成器件及电路，以实现器件与集成电路性能的最优化。 

本发明的目的在于提供一种基于回型沟道工艺的混合晶面SOI BiCMOS集成器件，所述双应变平面BiCMOS器件采用SOI SiGe HBT器件，应变Si平面沟道NMOS器件和应变Si垂直沟道PMOS器件。 

进一步、NMOS器件导电沟道为应变Si材料，沿沟道方向为张应变。 

进一步、PMOS器件应变Si沟道为垂直沟道，沿沟道方向为压应变，并且为回型结构。 

进一步、NMOS器件制备在晶面为（100）的SOI衬底上，PMOS器件制备在晶面为（110）的衬底上。 

进一步、SiGe HBT器件的基区为应变SiGe材料。 

本发明的目的在于提供一种基于回型沟道工艺的混合晶面SOI BiCMOS集 成器件的制备方法，包括如下步骤： 

第一步、选取两片Si片，一块是N型掺杂浓度为1～5×10¹⁵cm^-3的Si（110）衬底片，作为下层的基体材料，另一块是P型掺杂浓度为1～5×10¹⁵cm^-3的Si（100）衬底片，作为上层的基体材料；对两片Si片表面进行氧化，氧化层厚度为0.5~1μm，采用化学机械抛光（CMP）工艺对两个氧化层表面进行抛光； 

第二步、对上层基体材料中注入氢，并将两片Si片氧化层相对置于超高真空环境中在350～480℃的温度下实现键合；将键合后的Si片温度升高100～200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100~200nm的Si材料，并在其断裂表面进行化学机械抛光（CMP），形成SOI衬底； 

第三步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长一层厚度为1.8～2.6μm的N型Si外延层，作为集电区，该层掺杂浓度为1×10¹⁶～1×10¹⁷cm^-3； 

第四步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长一层厚度为20~60nm的SiGe层，作为基区，该层Ge组分为15~25%，掺杂浓度为5×10¹⁸~5×10¹⁹cm^-3；