[发明专利]一种应变SiGe回型沟道NMOS集成器件及制备方法

权利要求书

1.一种应变SiGe回型垂直沟道NMOS集成器件，其特征在于，所述器件的导电沟道为回型，且沟道方向与衬底表面垂直。

2.根据权利要求1所述的应变SiGe回型垂直沟道NMOS集成器件，其特征在于，沟道区为应变SiGe材料，沟道中Ge组分呈梯度变化，且在沟道方向为张应变。

3.根据权利要求1所述的应变SiGe回型垂直沟道NMOS集成器件，其特征在于，所述器件包括在衬底上依次生长的N型Si外延层、第一N型应变SiGe层、P型应变SiGe层、第二N型应变SiGe层、和N型Si层。

4.根据权利要求1所述的应变SiGe回型垂直沟道NMOS集成器件，其特征在于，所述N型Si外延层厚度为1.5～2.5μm，掺杂浓度为5×10¹⁹～5×10²⁰cm^-3，作为漏区；所述第一N型应变SiGe层厚度为3~5nm，掺杂浓度为5×10¹⁷～5×10¹⁸cm^-3，Ge组分为10%，作为第一轻掺杂源漏区（LDD）层；所述P型应变SiGe层厚度为22～45nm，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3，Ge组分为下层为10%、上层为20～30%的梯度分布，作为沟道区；所述第二N型应变SiGe层厚度为3~5nm，掺杂浓度为5×10¹⁷～5×10¹⁸cm^-3，Ge组分为20～30%，作为第二轻掺杂源漏区（LDD）层；所述N型Si层厚度为200～400nm，掺杂浓度为5×10¹⁹～5×10²⁰cm^-3，作为源区。

5.一种应变SiGe回型垂直沟道NMOS集成器件的制备方法，其特征在于，包括如下步骤：

第一步、选取掺杂浓度为5×10¹⁵～5×10¹⁶cm^-3的P型Si衬底片；

第二步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上连续生长五层材料：第一层是厚度为1.5～2.5μm的N型Si外延层，掺杂浓度为5×10¹⁹～5×10²⁰cm^-3，作为漏区；第二层是厚度为3~5nm的第一N型应变SiGe层，掺杂浓度为5×10¹⁷～5×10¹⁸cm^-3，Ge组分为10％，作为第一轻掺杂源漏区（LDD）层；第三层是厚度为22～45nm的P型应变SiGe层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3，Ge组分为下层为10%、上层为20～30%的梯度分布，作为沟道区；第四层是厚度为3~5nm的第二N型应变SiGe层，掺杂浓度为5×10¹⁷～5×10¹⁸cm^-3，Ge组分为20～30%，作为第二轻掺杂源漏区（LDD）层；第五层是厚度为200～400nm的N型Si层，掺杂浓度为5×10¹⁹～5×10²⁰cm^-3，作为源区；

第三步、光刻隔离深槽区，利用干法刻蚀工艺，在隔离区刻蚀出深度为2.5～3.5μm的深槽；

第四步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积厚度为20～40nm的第一SiO₂层，将深槽内表面全部覆盖，再淀积Poly-Si将深槽内填满，形成深槽隔离；

第五步、光刻源漏隔离区，利用干法刻蚀工艺，在源漏隔离区刻蚀出深度为0.5～0.7μm的浅槽；再利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO₂；最后，用化学机械抛光（CMP）方法，除去多余的氧化层，形成浅槽隔离；

第六步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO₂和一层SiN，刻蚀掉SiN和SiO₂形成漏连接区窗口；光刻漏沟槽区域，利用干法刻蚀工艺，刻蚀出深度为0.7～0.9μm的漏沟槽；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面生长厚度为20～40nm的第二SiO₂层，形成漏沟槽侧壁隔离，利用干法刻蚀工艺，去除漏区沟槽底部的第二SiO₂层；利用化学汽相淀积（CVD）方法，在600～800℃，淀积掺杂浓度为5×10¹⁹～5×10²⁰cm^-3的N型Poly-Si将填满沟槽，用化学机械抛光（CMP）方法去除表面多余的Poly-Si，形成漏连接区；

第七步、利用干法刻蚀工艺，刻蚀掉SiN和SiO₂阻挡层；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO₂和一层SiN，刻蚀掉栅区域的SiN和SiO₂形成栅窗口；利用干法刻蚀工艺，刻蚀出深度为0.7～0.9μm的栅沟槽；利用原子层化学汽相淀积（ALCVD）方法，在300～400℃，在衬底表面淀积厚度为6～10nm的高介电常数的HfO₂层，作为栅介质层，在600～800℃，在衬底表面淀积一层掺杂浓度为5×10¹⁹～5×10²⁰cm^-3的N型Poly-Si，并将栅沟槽填满，去除表面部分Poly-Si，形成栅极；

第八步、刻蚀源区，形成NMOS器件；

第九步、利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面生长第三SiO₂层，并在栅、源和漏区上光刻引线孔；

第十步、金属化、光刻引线，形成漏极、源极和栅极金属引线，构成导电沟道长度为22～45nm的NMOS集成电路。