[发明专利]一种应变SiGe回型沟道NMOS集成器件及制备方法

说明书

技术领域

本发明属于半导体集成电路技术领域，尤其涉及一种用微米级集成电路工艺制备导电沟道长度为22～45nm的应变SiGe回型垂直沟道NMOS集成器件及制备方法。

背景技术

集成电路产业对于现代经济和社会发展具有高倍增性和关联度。集成电路技术及其产业的发展，可以推动消费类电子工业、计算机工业、通信工业以及相关产业的发展，集成电路芯片作为传统产业智能化改造的核心，对于提升整体工业水平和推动国民经济与社会信息化发展意义重大。作为人类历史上发展最快、影响最大、应用最广泛的技术，集成电路已成为衡量一个国家科学技术水平、综合国力和国防力量的重要标志。集成电路的技术性能、产业规模决定着一个国家现代工农业、国防装备和家庭电子类消费品的发展水平及国际竞争力，是现代经济发展的原动力。

自1958年第一块硅集成电路诞生以来，集成电路的发展经历了集成度为10²～10³个元件的小/中规模集成到当今集成度达10⁹～10¹¹个或以上元件的巨大规模集成的多个阶段，也促使硅材料逐渐成为半导体产业的主角。随着研究人员对采用硅材料制造集成电路的工艺技术不断的深入研究，致使硅工艺集成技术日趋成熟，其改进和创新不断推动着集成电路迈向更高性能、更高集成度、更高可靠性的新天地。目前，硅技术已成为集成电路产业的主流技术，硅集成电路产品是主流产品。由于该产品性价比高、实用性强，在所有微电子集成电路产品中保持着90％以上份额的垄断地位。同时，从硅工艺集成技术的实用性、性价比、系统集成发展趋势等综合因素考虑，预计在未来数十年内，其它工艺集成技术仍不可能替代或超越硅工艺集成技术。

为了推动半导体产业继续向前发展，集成电路器件的特征尺寸不断缩小，集成密度不断提高，集成规模迅速增大。在过去的几十年中，以硅为主要加工材料的微电子制造工艺从开始的微米技术到现在的纳米技术，集成电路芯片集成度越来越高，成本越来越低。但是随着硅集成电路的特征线宽进入纳米尺度，SiO₂栅介质材料、多晶硅、硅化物栅电极等传统材料由于受到材料特性的制约，已无法满足纳米级器件及电路的需求，同时传统器件结构和工艺技术也已无法满足纳米级器件及集成电路的制造要求，因此，硅微电子技术面临着严峻的挑战，这种现状严重制约了半导体行业的发展。

发明内容

本发明的目的在于提供一种用现有的微米级工艺制备应变SiGe回型沟道NMOS集成器件制备方法，以实现在不改变现有设备和不增加成本的条件下，制备出导电沟道为22～45nm的应变SiGe回型垂直沟道NMOS集成器件。

本发明的目的在于提供一种应变SiGe回型垂直沟道NMOS集成器件，所述器件的导电沟道为回型，且沟道方向与衬底表面垂直。

进一步、沟道区为应变SiGe材料，沟道中Ge组分呈梯度变化，且在沟道方向为张应变。

进一步、所述器件包括在衬底上依次生长的N型Si外延层、第一N型应变SiGe层、P型应变SiGe层、第二N型应变SiGe层、和N型Si层。

进一步、所述N型Si外延层厚度为1.5～2.5μm，掺杂浓度为5×10¹⁹～5×10²⁰cm^-3，作为漏区；所述第一N型应变SiGe层厚度为3~5nm，掺杂浓度为5×10¹⁷～5×10¹⁸cm^-3，Ge组分为10%，作为第一轻掺杂源漏区（LDD）层；所述P型应变SiGe层厚度为22～45nm，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3，Ge组分为下层为10%、上层为20～30%的梯度分布，作为沟道区；所述第二N型应变SiGe层厚度为3~5nm，掺杂浓度为5×10¹⁷～5×10¹⁸cm^-3，Ge组分为20～30%，作为第二轻掺杂源漏区（LDD）层；所述N型Si层厚度为200～400nm，掺杂浓度为5×10¹⁹～5×10²⁰cm^-3，作为源区。

本发明的另一目的在于提供一种制备应变SiGe回型垂直沟道NMOS集成器件的方法，按如下步骤进行：

第一步、选取掺杂浓度为5×10¹⁵～5×10¹⁶cm^-3左右的P型Si衬底片；