[发明专利]伴随式计算装置及解码器

说明书

技术领域

本发明涉及电子技术领域，尤其涉及一种伴随式计算装置及解码器。

背景技术

BCH码作为一种重要的纠错编码方式，在通信领域和消费电子领域得到了广泛的应用。在数据存储领域中，为了提高读写速度，通常都是采用多路数据读写结构，因此，BCH的多路复用就显得尤为重要。目前有技术方案都是描述如何优化单路的BCH编解码器的面积和时序，而描述如何复用的却很少。单路BCH编解码器与多路BCH的编解码器的优化重点是不相同的，多路复用不仅仅要体现在面积上，更要体现在时序上，也就是说，复用的目的在于在满足时序的前提下尽量减少面积。

一般的BCH解码器包括三个步骤，第一是伴随式计算，第二步是计算错误位置多项式，第三步则是钱搜索找出错误位置并纠正。其中伴随式计算是整个BCH解码器的第一步，由于其主要电路是一个除法器，通常做法是与编码器共用除法电路，以节省面积，见图1和图2。假设码长为n，信息位长度为k，GF(2^M)中纠错强度为t的BCH解码器输入r(x)＝c(x)+e(x)，c(x)为码多项式，e(x)为加入的错误多项式。那么有

r(x)g(x)=q(x)+g(x)g(x)]]>

式中，q(x)为r(x)除g(x)后的商，s(x)为余式。当e(x)＝0时，由于c(x)可以被g(x)整除，因此有r(x)＝q(x)*g(x)，也就是说余式s(x)＝0。当e(x)≠0时，则有r(x)＝q(x)*g(x)+s(x)，假设x＝aⁱ，由于aⁱ是生成多项式g(x)的根，也是r(x)的特征值，所以g(aⁱ)＝0，r(aⁱ)＝s(aⁱ)＝s_i，j∈[0，2*t-1]，这里s_i就是伴随式。伴随式仅与errorpattern有关，而与真实的数据无关，当它等于0时，说明无错发生，否则，说明有错存在。s(x)实际是r(x)对g(x)的余式，最高幂次为2*t，因此只需要使用除法电路求出这个余式，再将aⁱ再代入即可得到所有2*t个s_i。但编码器的除法电路生成的余数是一个长度与纠错个数t相等的多项式，当t较大时，生成伴随式的延时也会比较大，不利于实现复用，从面不能减小面积。

综上可知，现有的解码器的复用技术，在实际使用上显然存在不便与缺陷，所以有必要加以改进。

发明内容

针对上述的缺陷，本发明的目的在于提供一种伴随式计算装置及解码器，其电路延时较短，可实现多路复用，在整体上节约面积。

为了实现上述目的，本发明提供一种伴随式计算装置，应用于BCH解码器，所述伴随式计算装置包括：

最小多项式求余单元，包括p(p为正整数)路求余子单元，每路求余子单元用于根据输入的码字，计算输出码字的最小多项式余式；

多路控制单元，用于暂存所述最小多项式求余单元所产生的中间数据，并将所述最小多项式余式交由所述伴随式运算单元处理；

伴随式运算单元，用于根据所述最小多项式余式计算获取伴随式。

根据本发明的伴随式计算装置，所述求余子单元包括t(t为正整数)个线性反馈移位寄存器，每个所述线性反馈移位寄存器包括M(M为正整数)个数据寄存器，所述每个线性反馈移位寄存器的输出为M位的最小多项式余式。

根据本发明的伴随式计算装置，所述多路控制单元包括p个与所述求余子单元对应的t*M位的寄存器组，每个所述寄存器组用于存储所述最小多项式求余单元所产生的中间数据以及每一路的最小多项式余式。