[发明专利]用于提高平衡吞吐量数据路径架构上的FIR操作性能的新颖数据访问方法

说明书

相关申请信息

本申请涉及[代理案号11-BJ-0647]“Modified Balanced Throughput Data-Path Architecture for Special Correlation Applications”，该申请在法律可允许的最大程度上通过引用而全文并入本文。 

技术领域

这里描述的本发明涉及用于实现数字信号处理(DSP)操作的系统架构、装置和方法。更具体而言但是并非排它地，本发明涉及用于实现涉及到乘法累加(MAC)计算的DSP操作(比如有限冲激响应(FIR)滤波、有限傅里叶变换、卷积、相关和其它DSP操作)的系统、装置和方法。其它科学领域也使用MAC操作，例如物理科学的数值仿真。 

背景技术

在信号处理(尤其是数字信号处理)领域中，许多必需操作是有限冲激响应(FIR)滤波器(也称为加权平均)的形式。在这一公知操作中，值的有限集合(也称为滤波器系数或者抽头加权值)h(k)(k＝0，...，N-1)和输入数据序列的值x(k)用来按照规则 创建输出序列值y(n)。由于每次将n递增1都将输入值的所选集合移位1；所以这一过程也称为滑动窗求和。为了计算每个y(n)，首先将系数和输入值的配对相乘，然后相加求和，这称为乘法累加(MAC)的过程。 

FIR操作在信号处理中广泛用来选择所需频率、去除噪声并且 检测雷达信号以及其它应用。如等式的形式所示，FIR滤波操作很好地适合在计算机硬件上实现。在一个这样的实现方式中，向专用存储器阵列中加载滤波器系数，然后对于每个值y(n)而言，向第二存储器阵列中加载输入的对应部分，并且对经对准的系数和输入逐对执行MAC操作。 

尽管可以并且经常是通过软件在通用计算机上完成实现FIR操作，但是许多信号处理应用需要FIR操作的很快计算。这些情况经常需要在专用数字硬件(比如数字信号处理器(DSP))上、在可重新配置平台(比如现场可编程门阵列(FPGA))上、或者在专用集成电路(ASIC)上的专用实现。在这一水平上，硬件实现方式的具体细节(比如如何代表并且内部存储值以及它们的数据类型、数据总线大小等)对于获得很高速FIR操作而言变得重要。高效硬件实施的一个目标是让MAC操作出现于每个周期。实现甚至更高MAC速率尤其是值得的。 

在图1中示出了本领域已知的一种用于实现快速FIR操作的一般方法和系统。信号数据或者系数经过地址生成器(AG)从系统的存储器移动并且存储于系统的快速可访问存储器位置(称为寄存器文件(Reg文件))。在每个周期中，从Reg文件移动两个值进入MAC单元，并且计算它们的乘积、求和成累加值并且回写到累加寄存器位置。 

对于进行中的正常操作而言，必须有向寄存器文件中读取的数据量与MAC单元消耗的数据量的平衡。另外，进入MAC的数据值必须完整；如果访问对于MAC而言必需的数据值有延迟，则MAC必须等待一个(或者多个)周期直至它获得用于乘法和累加计算的完整数据值。这样的暂停称为冒泡周期。它代表系统的整体操作的效率低下。防止这样的低效率是本发明的一个总体目标。本发明的另一目标是实现每个周期的多于一个MAC操作的速率。 

发明内容

这里公开的本发明实施例实现了新形式的平衡吞吐量数据路径架构，该形式可以克服数据存储器未对准的问题，并且可以被推广成产生每个周期多于一个的MAC操作的实现方式。在图3中示出了新架构。数据(包括用于MAC操作的输入和系数)存储于系统的大型存储器储存器中，该大型存储器储存器常为随机存取存储器并且这里称为系统存储器。由于需要来自系统存储器的各种值用于FIR计算，所以AG将值从系统存储器移入架构的寄存器存储器文件系统，该系统包括MAC执行单元快速可访问的存储器单元。 

本发明一个示例实施例的一个要素是将分级结构用于寄存器存储器文件系统。这一特征(称为分组寄存器文件(GRF)系统)将寄存器组织成三级。第一级是单独的寄存器位置的基础级。第二级将寄存器组织成寄存器配对。第三级将配对寄存器组织成分组寄存器，每个分组寄存器包括两个配对寄存器并且因此包括四个单独的寄存器。 

GRF系统的分级和引用方案由实施例的下一特征(未对准地址布局(MAP)系统)使用，该特征由地址生成(AG)单元的修改版本实现。修改型AG按照下文详述的两个具体过程从系统存储器向寄存器中加载值，以便完全填充每个单个分组寄存器。另外，具体加载顺序帮助整个系统每个周期实现一个或者多于一个的MAC。