[发明专利]半导体基板及其制法

说明书

技术领域

本发明涉及一种半导体基板，尤指一种具硅穿孔的半导体基板及其制法。

背景技术

在现行的覆晶封装工艺中，随着芯片的线路间距愈来愈小，而封装基板因无法配合芯片的发展，而造成无法整合的瓶颈。另一方面，因芯片与封装基板的热膨胀系数（CTE）的差异甚大（芯片的CTE约3ppm/℃，封装基板的CTE约18ppm/℃），致使芯片与封装基板之间的热膨胀系数不匹配(mismatch)，因而产生残留的热应力(thermal stress)与翘曲(warpage)的现象，导致芯片与封装基板之间的可靠度(reliability)下降，并造成信赖性测试失败。

为了解决上述问题，以满足封装件更高集成度及更佳性能表现的需求，因此发展出硅穿孔中介板(through silicon via interposer)的技术，如图1A所示，其于一封装基板6与一半导体芯片5之间增设一中介板1。借由该中介板1的热胀系数介于封装基板6与半导体芯片5之间，以避免热膨胀系数不匹配所产生的问题。

现有中介板1的制法通过于一硅基材10上形成多个贯穿孔，再于该些贯穿孔中填充导电材质以形成硅穿孔（Through silicon via,TSV）11，再于该硅基材10的上侧10a形成线路重布结构（Redistribution layer,RDL）12以形成中介板1。于封装时，将该中介板1借由多个导电凸块60结合至该封装基板6上，再将该半导体芯片5借由多个焊锡凸块50电性连接该线路重布结构12，再形成底胶51于该中介板1与该半导体芯片5之间，以包覆该些焊锡凸块50。

然而，该中介板1的下侧10b为介电材，当该中介板1很薄时，该中介板1与封装基板6之间的CTE不匹配的情况更为显著，该中介板1容易产生热应力(thermal stress)与翘曲(warpage)的现象，如图1B所示，导致该中介板1与封装基板6之间的可靠度下降，因而造成信赖性测试失败。

因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的种种不足，本发明的主要目的在于提供一种半导体基板及其制法，能避免该半导体基板发生翘曲。

本发明的半导体基板，包括：板体，其具有相对的第一与第二表面；多个导电柱，其嵌设于该板体中，该导电柱具有相对的第一与第二端面，该导电柱的第一端面外露出该板体的第一表面，而该导电柱的第二端面凸伸出该板体的第二表面；第一介电层，其形成于该板体的第二表面上；金属层，其形成于该第一介电层上；以及第二介电层，其形成于该金属层上。

本发明还提供一种半导体基板的制法，其包括：提供一具有相对的第一与第二表面的板体，且该板体中具有多个导电柱，该导电柱具有相对的第一与第二端面，该导电柱的第一端面外露出该板体的第一表面，而该导电柱的第二端面凸伸出该板体的第二表面；形成第一介电层于该板体的第二表面上；形成金属层于该第一介电层上；以及形成第二介电层于该金属层上。

前述的半导体基板及其制法中，该导电柱的侧面上具有介电材。

前述的半导体基板及其制法中，该导电柱的第二端面与该第二介电层的表面齐平。

前述的半导体基板及其制法中，该第一或第二介电层的材质为氧化物或氮化物。

前述的半导体基板及其制法中，该金属层的材质为铜、钛或铝。

前述的半导体基板及其制法中，还包括形成线路重布结构于该板体的第一表面与该导电柱的第一端面上，且电性连接该导电柱的第一端面，以供设置半导体组件于该线路重布结构上。

另外，前述的半导体基板及其制法中，还包括形成线路重布结构于该第二介电层与该导电柱的第二端面上，且电性连接该导电柱的第二端面，以供设置半导体组件于该线路重布结构上。

由上可知，本发明的半导体基板及其制法，借由在该板体的第二表面上的介电层中形成金属层，当该第二介电层上接置封装基板时，该金属层能提供一反向应力，以平衡该第一与第二介电层所造成的热应力，所以相比于现有技术，本发明能避免该半导体基板发生翘曲，因而提升该半导体基板与封装基板之间的可靠度。

附图说明

图1A及图1B为现有半导体封装件的剖视示意图；

图2A至图2E为本发明的半导体基板的第一实施例的制法的剖视示意图；

图3A及图3B为本发明的半导体基板的第二实施例的剖视示意图；以及

图4A及图4B为本发明的半导体基板的封装应用的剖视示意图；以及

图5为本发明的半导体基板的另一封装应用的剖视示意图。

主要组件符号说明