[发明专利]多栅极场效晶体管及其制作工艺

说明书

技术领域

本发明涉及一种多栅极场效晶体管及其制作工艺，且特别是涉及一种形成衬垫层于部分鳍状结构的侧壁，再将未被衬垫层覆盖的鳍状结构及各鳍状结构之间的基底氧化的多栅极场效晶体管及其制作工艺。

背景技术

随着半导体元件尺寸的缩小，维持小尺寸半导体元件的效能是目前业界的主要目标。为了提高半导体元件的效能，目前已逐渐发展出各种多栅极场效晶体管元件（multi-gate MOSFET）。多栅极场效晶体管元件包含以下几项优点。首先，多栅极场效晶体管元件的制作工艺能与传统的逻辑元件制作工艺整合，因此具有相当的制作工艺相容性；其次，由于立体结构增加了栅极与基底的接触面积，因此可增加栅极对于通道区域电荷的控制，从而降低小尺寸元件带来的漏极引发的能带降低(Drain Induced Barrier Lowering，DIBL)效应以及短通道效应(short channel effect)；此外，由于同样长度的栅极具有更大的通道宽度，因此也可增加源极与漏极间的电流量。

在目前半导体制作工艺中，一般采用区域氧化法(localized oxidation isolation,LOCOS)或是浅沟隔离(shallow trench isolation,STI)方法来进行元件之间的隔离，以避免元件间相互干扰而产生短路现象。随着半导体芯片的设计与制造线宽变得越来越细时，LOCOS制作工艺中所产生的凹坑(pits)、晶体缺陷(crystal defect)以及鸟喙(bird’s beak)长度过长等缺点，便将大幅地影响半导体芯片的特性，且LOCOS方法所产生的场氧化层占据较大的体积而会影响整个半导体芯片的集成度(integration)。因此在次微米(submicron)的多栅极场效晶体管制作工艺中，尺寸较小、可提高半导体芯片的集成度浅沟隔离(shallow trench isolation，简称STI)制作工艺遂成为近来被广泛使用的隔离技术，用以隔离各多栅极场效晶体管元件，尤其是在各鳍状结构之间形成浅沟隔离来将彼此电性绝缘。

此外，在现今多栅极场效晶体管元件的制作工艺中，又会直接在各鳍状结构的下方以及各鳍状结构之间的基底中进行离子注入制作工艺及退火制作工艺，以在各鳍状结构的下方以及各鳍状结构之间的基底中形成相反电性的通道阻绝层(Channel Stop)，用以电性隔离各鳍状结构上的晶体管。然而，此隔离技术常因离子注入时的掺杂量不足，而导致各鳍状结构上的晶体管无法完全电性绝缘而漏电。

发明内容

本发明的目的在于提供一种多栅极场效晶体管及其制作工艺，其先形成衬垫层于部分鳍状结构的侧壁，再将未被衬垫层覆盖的鳍状结构及各鳍状结构之间的基底氧化，而可解决上述的问题。

为达上述目的，本发明提供一种多栅极场效晶体管，包含有一基底、一介电层以及至少一鳍状结构。基底具有一第一区以及一第二区。介电层仅位于第一区中的基底中。至少一鳍状结构位于介电层上。

本发明提供一种多栅极场效晶体管制作工艺，包含有下述步骤。首先，形成至少一鳍状结构于一基底中以及一衬垫层于鳍状结构的一上半部的侧壁并暴露出鳍状结构的一下半部。接着，进行一氧化制作工艺，氧化暴露出的下半部。

基于上述，本发明提出一种多栅极场效晶体管及其制作工艺，其先形成衬垫层于部分鳍状结构的侧壁，再将未被衬垫层覆盖的鳍状结构及各鳍状结构之间的基底氧化，以在各鳍状结构的下方或者下半部，以及各鳍状结构之间的基底形成氧化层。因此，可通过局部完全氧化各鳍状结构的下方或者下半部，以及各鳍状结构之间的基底，而达到将各鳍状结构彼此电性绝缘以及将各鳍状结构与基底电性绝缘的目的，进而使形成于各鳍状结构上的晶体管彼此电性绝缘，以及防止各晶体管向下漏电至基底。

附图说明

图1-图7为本发明第一实施例的多栅极场效晶体管制作工艺的剖面示意图；

图8为本发明第二实施例的多栅极场效晶体管制作工艺的剖面示意图；

图9为本发明第三实施例的多栅极场效晶体管制作工艺的剖面示意图；

图10-图11为本发明第四实施例的多栅极场效晶体管制作工艺的剖面示意图；

图12-图14为本发明另一实施例的多栅极场效晶体管制作工艺的剖面示意图。

主要元件符号说明

10：填充材料

20：硬掩模层

22：垫氧化层

24：垫氮化层

110：基底

112：鳍状结构

112a：上半部

112b：下半部