[发明专利]基于分数输入和输出相位而操作的数字锁相环

说明书

分案申请的相关信息

本案是分案申请。该分案的母案是申请日为2009年1月12日、申请号为200880118247.6、发明名称为“基于分数输入和输出相位而操作的数字锁相环”的发明专利申请案。

技术领域

本发明大体上涉及电子元件，且更具体来说，涉及数字锁相环。

背景技术

锁相环(PLL)为许多电子电路的整体部分且在通信电路中尤其重要。举例来说，数字电路使用时钟信号来触发同步电路(例如，触发器)。发射器和接收器将本地振荡器(LO)信号分别用于上变频转换和下变频转换。用于无线通信系统的无线装置(例如，蜂窝式电话)通常将时钟信号用于数字电路且将LO信号用于发射器和接收器。用振荡器来产生时钟信号和LO信号，且通常用PLL来控制时钟信号和LO信号的频率。

PLL通常包括用以调整来自振荡器的振荡器信号的频率和/或相位的各种电路块。这些电路块可能会消耗相对大量的功率，此对于例如蜂窝式电话的便携式装置来说可能为不合意的。因此，此项技术中需要在不牺牲性能的情况下减少PLL的功率消耗的技术。

发明内容

本文中描述具有良好性能和较低功率消耗的数字PLL(DPLL)。DPLL为具有以数字方式实施的电路块而非具有模拟电路的PLL。数字实施可提供一些优点，例如较低的成本、较小的电路面积等。

在一个方面中，DPLL可基于输入和输出相位的分数部分来操作。DPLL可累加可包括调制信号的至少一个输入信号以获得输入相位。DPLL可(例如)使用时间/数字转换器(TDC)基于来自振荡器的振荡器信号与参考信号之间的相位差来确定输出相位的分数部分。DPLL接着可基于所述输入相位的分数部分和所述输出相位的分数部分来确定相位误差。分数部分可具有所述振荡器信号的一个周期的范围。在一种设计中，DPLL可确定所述输出相位的分数部分与所述输入相位的分数部分之间的相位差。DPLL接着可将预定值(例如，一个振荡器周期)添加到所述相位差或从所述相位差减去所述预定值(如果需要)，以使得所得相位误差在预定范围内(例如，负的二分之一个振荡器周期到正的二分之一个振荡器周期)。DPLL可基于所述相位误差而产生用于所述振荡器的控制信号。

在另一方面中，DPLL可包括合成累加器(synthesized accumulator)和TDC。所述合成累加器可通过追踪振荡器信号的周期的数目来确定粗略输出相位。可基于具有比所述振荡器信号的频率低的频率的参考信号来更新所述合成累加器。所述TDC可基于所述振荡器信号与所述参考信号之间的相位差来确定精细输出相位。DPLL可基于所述粗略输出相位、所述精细输出相位和所述输入相位来产生用于振荡器的控制信号。

以下更详细地描述本发明的各个方面和特征。

附图说明

图1展示DPLL的框图。

图2展示TDC的输出对输入的图表。

图3展示基于分数输入和输出相位而操作的DPLL的框图。

图4展示合成累加器的操作。

图5展示具有合成累加器的DPLL的框图。

图6展示具有合成累加器的相位检测器的框图。

图7展示TDC的示意图。

图8展示具有合成累加器的另一DPLL的框图。

图9展示通信装置的框图。

图10展示用于控制振荡器的过程。

图11展示用于控制振荡器的另一过程。

具体实施方式

图1展示DPLL 100的设计的框图。在DPLL 100内，求和器110接收调制信号M(t)并对其求和，所述调制信号M(t)对于用于通信的频道的中心频率来说具有静态值。输入累加器112累加求和器110的输出并提供输入相位P(t)。所述累加本质上将频率转换成相位。通过参考信号触发输入累加器112，所述参考信号可具有固定频率f_ref。还用所述参考信号来更新DPLL 100内的各种电路块和信号，且t为所述参考信号的索引。