[发明专利]非易失性半导体存储器装置及其写入方法

权利要求书

1.一种非易失性半导体存储器装置，包括：

一非易失性的存储器单元阵列；以及

一控制电路，用以控制该存储器单元阵列的写入；

其中在擦除已写入存储器单元的数据的擦除处理之前或之后，上述控制电路检测写入至上述存储器单元阵列时的写入速度，决定每区块或每字线的对应该写入速度的写入开始电压，存储上述所决定的写入开始电压于上述存储器单元阵列，以及从上述存储器单元阵列读出写入开始电压以写入预定数据。

2.如权利要求1所述的非易失性半导体存储器装置，其中在上述擦除处理之前，上述控制电路通过使用存储于上述存储器单元阵列的字线的存储器单元的数据检测上述写入速度。

3.如权利要求1所述的非易失性半导体存储器装置，其中在上述擦除处理之前，上述控制电路通过使用上述存储器单元阵列的虚拟字线的预定存储器单元检测上述写入速度。

4.如权利要求1所述的非易失性半导体存储器装置，其中在上述擦除处理之前，上述控制电路通过使用上述存储器单元阵列的字线的预定存储器单元检测上述写入速度。

5.如权利要求1所述的非易失性半导体存储器装置，其中在上述擦除处理之后，上述控制电路通过使用上述存储器单元阵列的虚拟字线的存储器单元检测上述写入速度。

6.如权利要求1所述的非易失性半导体存储器装置，其中上述控制电路在每一上述擦除处理中通过只使用一字线的数据检测写入速度。

7.如权利要求6所述的非易失性半导体存储器装置，其中当通过只使用一字线的数据检测写入速度时，检测此写入速度的字线的存储器单元串行内的位置随着每次上述擦除处理移位，且以预定的擦除处理次数为一周期。

8.如权利要求1所述的非易失性半导体存储器装置，其中在上述写入速度检测的检查中，随着每次上述擦除处理计算擦除次数，将上述擦除次数的信息以与写入速度数据相同的方式存储为标志位，当上述擦除次数达到预定次数时，进行写入速度检查并更新该数据。

9.如权利要求1所述的非易失性半导体存储器装置，其中上述控制电路将上述所决定的写入开始电压存储于上述存储器单元阵列的虚拟字线的存储器单元。

10.如权利要求1所述的非易失性半导体存储器装置，其中上述控制电路将上述所决定的写入开始电压存储于上述存储器单元阵列的字线的附加存储器单元。

11.如权利要求10所述的非易失性半导体存储器装置，其中为了存储上述所决定的写入开始电压，对各字线准备对应至进行写入速度检测的字线数目N的至少N字节的存储器区域，并将上述所决定的写入开始电压存储于对应每一上述擦除处理的写入速度检测中所使用的字线的存储器单元。

12.如权利要求11所述的非易失性半导体存储器装置，其中当检测上述写入速度的字线同时为串行中至少一条以上的相邻字线的数据时，上述写入开始电压不存储于进行上述写入速度检测的字线，而是利用N字节的存储器区域，将上述写入开始电压存储于对应上述所决定的写入开始电压的字线，并随着每次擦除处理移位。

13.如权利要求1所述的非易失性半导体存储器装置，其中当上述所决定的写入开始电压存储于上述存储器单元阵列的虚拟字线或字线的存储器单元时，上述控制电路附加ECC(Error Correcting Code)的位于该写入开始电压的数据中以进行写入。

14.如权利要求13所述的非易失性半导体存储器装置，其中当附加上述ECC的位以写入时，对一位的数据使用具有三位以上的位单元进行写入。

15.如权利要求1所述的非易失性半导体存储器装置，其中上述控制电路以一次的读出周期读出上述所存储的写入开始电压，并通过使用上述所读出的写入开始电压进行写入。

16.如权利要求1所述的非易失性半导体存储器装置，其中上述控制电路以一次的读出周期读出上述所存储的写入开始电压，并将上述所读出的所有写入开始电压存储于寄存器，且当写入预定数据的写入处理在相关区块中进行时，上述控制电路从该寄存器读出相关字线的写入开始电压以写入预定数据。

17.一种非易失性半导体存储器装置的写入方法，其中上述非易失性半导体存储器装置包括一非易失性的存储器单元阵列以及用以控制该存储器单元阵列的写入的一控制电路，

其中上述控制电路进行包括：

在擦除已写入存储器单元的数据的擦除处理之前或之后检测写入至上述存储器单元阵列时的写入速度；

决定每区块或每字线的对应该写入速度的写入开始电压；

存储上述所决定的写入开始电压于上述存储器单元阵列；以及

从上述存储器单元阵列读出写入开始电压以写入预定数据。