[发明专利]非易失性半导体存储器装置及其写入方法

说明书

技术领域

本发明涉及例如快闪存储器等的可电擦除且可编程只读存储器(EEPROM)与其写入方法。

背景技术

已知的NAND型非易失性半导体装置(例如，参照专利文献1-4)具有在位线和源极线之间以多个存储器单元晶体管(以下称存储器单元)串联连接而成的NAND串行(string)，并实现高度集成。

在一般的NAND型非易失性存储器装置中，擦除(erase)为施加例如20伏特的高电压至半导体基板，施加0伏特至字线(word line)。因此，电子从例如由多晶硅等形成的电荷蓄积层的浮动栅极拔除，使临界电压(threshold voltage)比擦除临界电压(例如-3伏特)更低。另一方面，当写入(program)时，施加0伏特至半导体基板，施加例如20伏特的高电压至控制栅极。如此一来，电子由半导体基板注入浮动栅极，使得临界电压比写入临界电压(例如1伏特)更高。具有这些临界电压的存储器单元通过将位于写入临界电压与读出临界电压之间的读出电压(例如0伏特)施加于控制栅极来得知是否有电流流经存储器单元以判断其状态。

在如上列所述组成的非易失性存储器装置中，通过写入动作对作为写入对象的存储器单元进行写入后，电荷注入存储器单元晶体管的浮动栅极，临界电压上升。因此，即使施加临界电压以下的电压至栅极仍不会有电流流过，达成写入数据“0”的状态。一般而言，擦除状态的存储器单元会有临界电压变异(Threshold voltage variation)的状况，而由于工艺变异(process variation)也会有写入速度变异的状况。因此，当通过施加既定的写入电压进行写入动作并进行验证(verify)使临界电压在验证电平(verify level)以上时，写入后的存储器单元的临界电压的分布情况会在验证电平以上。

同时，由于工艺变异，对于写入速度变异程度较大的存储器会使用更有效的写入方法，也就是增量阶跃脉冲编程(Increment Step Pulse Program，ISPP)法。换句话说，如果由于工艺方面的制作变异较大，通过1脉冲使写入后的存储器单元的临界电压的分布变大。尽管验证技术被运用至每位(Bit)，但若要将临界电压控制在较窄的范围内，必须连续地重复写入/验证，需要较长的写入时间。因此，如图4所示，提供一种写入脉冲(Program Pulse)PP的电压从写入开始电压Vstart开始，每次增加预定的阶跃电压(Step Voltage)Vstep并对每位进行验证的方法。

专利文献：

专利文献1：特开平9-147582号公报。

专利文献2：特开2000-285692号公报。

专利文献3：特开2003-346485号公报。

专利文献4：特开2001-028575号公报。

专利文献5：特开2001-325796号公报。

专利文献6：特开2001-102751号公报。

专利文献7：特开2009-283117号公报。

发明内容

发明所欲解决的问题：

为了得到写入NAND型快闪EEPROM的预定的临界电压分布，如下所示，写入开始电压Vstart为重要的参数。如图5所示，写入开始电压Vstart决定临界电压分布的宽度。为了使缩减临界电压分布变窄，通常会倾向于使用较低的写入开始电压Vstart，但也因此增加写入时间。另一方面，如果使用较高的写入开始电压Vstart，虽然会缩减写入时间，但会有临界电压分布变宽的问题。除此之外，在经过写入以及擦除的循环(cycle)后，如果还是一样的写入开始电压Vstart，则临界电压分布变宽且写入速度会随着存储器单元阵列的区块中的字线而变动。因此，最佳化写入开始电压Vstart是重要的课题。

在现有技术中，一般而言会在一个芯片(chip)中使用相同写入开始电压Vstart。在申请人的制造过程中，并未将一个芯片中每区块或每字线的写入速度变异列入考虑(例如，参照专利文献6)。此外，如上所述，当写入速度高时，每一区块的临界电压分布变宽。因此，随着改写数据，氧化膜本身的劣化而使得耐久性降低，难以达成高速多次改写的特性。

图6所示为使用相同的写入开始电压Vstart进行写入并通过图4所示的ISPP法进行NAND型快闪EEPROM的写入时的临界电压分布的示意图。图11所示为现有技术中所使用的写入开始电压Vstart。参照图11，如图6所示，当在每一区块中使用相同的写入开始电压进行写入时，会产生临界电压分布变动的问题。