[发明专利]用于MPEG-2视频解码的SDRAM存储结构

说明书

技术领域

本发明涉及一种SDRAM存储机制，具体来说，涉及一种高数据吞吐率的用于MPEG-2视频解码的SDRAM存储结构。

背景技术

在实时的MPEG-2高清视频解码过程中，有大量的中间数据需要存取访问，这些数据包括MPEG-2视频码流的写入和读出，更主要的是，在MPEG-2解码过程中，解码出图像的所有像素值需要临时保存，一方面用于运动补偿运算中的参考图像，另一方面也用以之后的播放显示。这些数据的容量大，传输带宽要求高，SRAM因其成本过高，不适于用在高清视频解码这种需要存储庞大数据量的场合，SDRAM以其成本低、容量大的特点成为众多高清视频解码器外部存储器的选择，但SDRAM控制复杂、读写开销大的缺点往往使其应用时需要较高的总线频率，大大提高了高清视频解码芯片设计的难度以及芯片的功耗。

为了提高SDRAM存储系统的数据吞吐率，光靠提高系统的运行频率是不可取的，这样不仅会增加功耗、成本，当SDRAM的运行频率较高后，一些时间参数消耗的无用周期所占比例相对也较大，造成资源浪费。所以，为使SDRAM存储达到较高的数据吞吐率，需要结合SDRAM的工作特性以及视频解码中数据的存取特点，优化SDRAM的数据存储方式、调度算法以及系统结构。

在MPEG-2视频解码过程中，涉及数据存取的过程包括视频码流的读写、运动补偿中参考帧宏块像素值的读取、显示图像时基于行像素值的读取和新解码帧的基于块像素值的回写等，在高清视频实时解码系统中，这些过程往往都是以流水线方式进行，因此对SDRAM的存储操作也要考虑到与这些流水线操作的配合。另外，MPEG-2视频解码的时钟与SDRAM的主时钟往往不同，而这两端之间的信号、数据的传输就涉及到异步时钟的处理，在传统的SDRAM存储系统的设计中，并没有考虑到各个访问过程的流水线操作，而是一个访问在上一访问全部结束后才开始。

发明内容

针对以上的不足，本发明提供了一种用于MPEG-2视频解码的SDRAM存储结构，根据这个SDRAM存储结构设计出来的SDRAM存储系统，一方面可配合MPEG-2视频解码的流水线操作，另一方面可在该存储结构下进一步设计出优化的SDRAM调度算法，达到较高的数据吞吐率。

本发明的用于MPEG-2视频解码的SDRAM存储结构包括：用于接收MPEG-2视频解码的各种请求信号，并将处理后的请求信号提交给状态机控制以及命令解码单元，同时平衡MPEG-2视频解码端与SDRAM控制端之间数据传输速度的访问接口单元；接收由访问接口单元处理过的各种请求信号，根据当前状态按照一定的仲裁机制执行某个请求的操作，同时负责SDRAM控制系统状态机的运作，并将各个操作转换成控制SDRAM的相关命令信号的状态机控制以及命令解码单元；接收到MPEG-2解码端传来的逻辑地址后，将其按照一定的数据存储方式转换成控制SDRAM的相关物理地址的地址映射单元；对状态机控制以及命令解码单元的各种命令信号、数据信号以及地址映射单元的各种地址信号进行延迟、筛选处理，产生可直接输出到SDRAM芯片的控制信号的SDRAM接口单元。各单元之间相互通信，将MPEG-2视频解码中的存取请求转换成用以控制SDRAM芯片的命令信号、地址信号和数据信号。

所述访问接口单元包括视频码流写接口单元、视频码流读接口单元、参考宏块读接口单元、解码块写接口单元和显示行读接口单元，每一接口单元分别包括异步时钟处理单元和异步FIFO单元，异步时钟处理单元对MPEG-2视频解码过程的对应的存储访问请求、访问请求中的逻辑地址和异步FIFO中的读地址以及写地址的时钟信号进行处理，异步FIFO单元采用异步FIFO机制处理这些异步时钟数据。

所述状态机控制以及命令解码单元分为请求仲裁单元、状态机控制单元和命令解析单元三大部分，请求仲裁单元的请求仲裁处理采取优先级调度机制，按照视频解码中各个访问请求的重要性以及访问的特性从高到低分配优先级，状态机控制单元判断到当前状态为空闲状态时，对多个请求进行仲裁，接收相对优先级最高的请求并进行相关的处理，命令解析单元根据每个请求的处理过程中的时序操作和状态，生成输出给SDRAM芯片的各命令信号。

所述地址映射单元处理过程中的视频解码访问中输入的逻辑地址与控制SDRAM的物理地址之间的映射关系由视频数据存储在SDRAM中的组织方式决定。

所述地址映射单元输出的物理地址根据状态机控制以及命令解码单元输出的各个状态值，结合SDRAM地址的使用方法，随着状态的转移不断地更新。