[发明专利]移位寄存器及其驱动方法、栅极驱动装置与显示装置

说明书

技术领域

本发明涉及显示领域，尤其涉及一种移位寄存器及其驱动方法、栅极驱动装置与显示装置。

背景技术

在平板显示当中，实现一帧画面显示的基本原理是通过source（源极）驱动将每一行像素所需的数据信号依次从上往下输出，Gate（栅极）驱动依次从上到下对每一行像素栅极输入一定宽度的方波进行选通。

现今的制造方法是将栅极驱动IC（集成电路）和源极驱动IC通过COG（Chip On Glass，将芯片固定于玻璃上）工艺bonding（绑定）在玻璃面板上。当分辨率较高时，gate驱动输出较多，驱动IC的长度将增大，这将增大COG工艺的难度，降低产品的良率。

发明内容

本发明的主要目的在于提供一种移位寄存器及其驱动方法，解决了现有技术中输出波形不稳定，噪音大的问题。

本发明还提供了一种栅极驱动装置和显示装置，解决了现有技术中需要将栅极驱动IC和源极驱动IC通过COG工艺绑定在玻璃面板上而导致产品良率降低的问题。

为了达到上述目的，本发明提供了一种移位寄存器，包括预充电单元、上拉控制单元、上拉单元、下拉控制单元、下拉单元、起始信号输入端、第一时钟信号输入端、第二时钟信号输入端，其中，

预充电单元，分别与起始信号输入端、第一时钟信号输入端、控制节点和驱动电源的低电平输出端连接，用于在预充电阶段利用起始信号进行预充电，以使得控制节点的电位为高电平，并在输出阶段维持所述控制节点的电位为高电平；

上拉控制单元，分别与所述控制节点、上拉节点、第二时钟信号输入端、驱动电源的高电平输出端和低电平输出端连接，在起始阶段、预充电阶段和复位阶段控制上拉节点的电位为低电平，在输出阶段控制上拉节点的电位为高电平；

下拉控制单元，分别与所述控制节点、下拉节点、驱动电源的高电平输出端和驱动电平的低电平输出端连接，用于在起始阶段、复位阶段和结束阶段控制下拉节点电位为高电平，并在预充电阶段和输出阶段控制下拉节点的电位为低电平；

上拉单元，分别与所述上拉节点和输出端连接，用于当上拉节点的电位为高电平时开启从而控制输出端输出高电平；

下拉单元，分别与所述下拉节点、所述输出端和所述驱动电源的低电平输出端连接，用于当下拉节点的电位为高电平时开启从而控制输出端输出低电平。

其中，预充电单元包括预充电薄膜晶体管和存储电容；

预充电薄膜晶体管，栅极与第一时钟信号输入端连接，漏极与起始信号输入端连接，源极与控制节点连接并通过所述存储电容与驱动电源的低电平输出端连接。

其中，上拉控制单元包括第一上拉控制薄膜晶体管、第二上拉控制薄膜晶体管和第三上拉控制薄膜晶体管，其中，

第一上拉控制薄膜晶体管，栅极与所述控制节点连接，漏极与第二时钟信号输入端连接，源极与所述第二上拉控制薄膜晶体管的栅极连接；

第二上拉控制薄膜晶体管，漏极与驱动电源的高电平输出端连接，源极与上拉节点连接；

第三上拉控制薄膜晶体管，栅极与第一时钟信号输入端连接，漏极与上拉节点连接，源极与驱动电源的低电平输出端连接。

其中，下拉单元包括下拉薄膜晶体管；

下拉薄膜晶体管，栅极与下拉节点连接，源极与驱动电源的低电平输出端连接，漏极与输出端连接。

其中，上拉单元还与所述驱动电源的高电平输出端连接；

上拉单元包括上拉薄膜晶体管；

上拉薄膜晶体管，栅极与上拉节点连接，源极与输出端连接，漏极与驱动电源的高电平输出端连接。

其中，下拉控制单元包括第一下拉控制薄膜晶体管和第二下拉控制薄膜晶体管，

第一下拉控制薄膜晶体管，栅极和漏极与驱动电源的高电平输出端连接，源极与下拉节点连接；

第二下拉控制薄膜晶体管，栅极与控制节点连接，漏极与下拉节点连接，源极与驱动电源的低电平输出端连接。

其中，上拉单元还与第二时钟信号输入端连接；

上拉单元包括上拉薄膜晶体管；

上拉薄膜晶体管，栅极与上拉节点连接，源极与输出端连接，漏极与第二时钟信号输入端连接。

其中，下拉控制单元还分别与第一时钟信号输入端和第二时钟信号输入端连接；

下拉控制单元包括第一下拉控制薄膜晶体管、第二下拉控制薄膜晶体管和第三下拉控制薄膜晶体管，其中，

第一下拉控制薄膜晶体管，栅极与第二时钟信号输入端连接，漏极与驱动电源的高电平输出端连接，源极与下拉节点连接；