[发明专利]解码卡片发送的类型A高速数据速率信号的解码器

权利要求书

1.一种解码ISO/IEC 14443协议中卡片发送的类型A高速数据速率信号的解码器，其特征在于，包括：

一上升沿检测电路，用于检测解码器使能后输入的副载波信号的第一个上升沿；

一数据比特周期计数器，由所述上升沿检测电路检测到的副载波上升沿标志复位；按射频RF输入时钟计数，同时按数据的比特周期内所含的射频RF时钟个数值循环，其中，射频RF时钟频率同载波频率，为13.56M；

一比较判决电路，由比较电路和判决电路构成；

所述比较电路是一个异或逻辑，其第一个输入为接收到的二相相移键控BPSK副载波调制信号，第二个输入为内部产生的与发送的副载波信号同步的副载波信号；

所述判决电路为一计数器，对一个数据周期内所述比较电路输出的高电平个数进行计数，其计数值分别与第一阈值和第二阈值进行比较；比较结果作为判决结果输出；其中，第一阈值大于第二阈值；

一解码逻辑电路，当所述数据比特周期计数器计数到数据的比特周期边界时，通过判断所述比较判决电路的判决结果来解码。

2.如权利要求1所述的解码器，其特征在于：所述上升沿检测电路通过如下方式检测上升沿，将副载波信号连到一个上升沿触发的D触发器的时钟端来实现；或者用一个寄存器记录前一个时钟的副载波信号电平，然后通过判断该寄存器记录的电平为0，且输入的副载波信号为1来实现。

3.如权利要求1所述的解码器，其特征在于：所述上升沿检测电路的内部有一个状态位，该状态位有两个状态：状态0和状态1，当解码器使能信号有效后，状态位为状态0；之后当检测到副载波信号的上升沿后，状态位变为状态1；在状态0时检测到的副载波上升沿标志作为该上升沿检测电路的输出。

4.如权利要求1所述的解码器，其特征在于：所述数据比特周期计数器，从低到高的第3位就是内部产生的与发送的副载波信号同步的副载波信号；计数器的位数从最低位的第0位开始起算。

5.如权利要求1所述的解码器，其特征在于：所述解码逻辑电路的解码逻辑如下：在比特周期边界时，如果判决结果是计数值大于第一阈值，那么输出0；如果判决结果是计数值小于第二阈值，那么输出1；如果判决结果是计数值大于第二阈值，小于第一阈值，那么就输出帧结束信号；第一个解码输出的0，作为帧开始信号。