[发明专利]解码卡片发送的类型A高速数据速率信号的解码器

说明书

技术领域

本发明涉及智能卡领域，特别是涉及一种解码ISO/IEC 14443协议中卡片发送的TYPE（类型）A高速数据速率信号的解码器。

背景技术

ISO/IEC 14443协议中卡片发送的TYPE A高速数据速率信号编码方式是非归零电平编码(NRZ-L)编码二相相移键控(BPSK)副载波调制信号。其中：高速数据速率可以是fc/64，fc/32，fc/16,副载波频率是fc/16，fc是载波频率，为13.56M。

ISO/IEC 14443协议中，卡片发送的TYPE A基本数据速率信号的编码规则如下：

在每帧数据信号的开始阶段，先发送帧开始标志，接着发送数据对应的波形，最后发送帧结束标志。

参见图1，逻辑0的波形是副载波的反相信号；参见图2，逻辑1的波形是副载波的同相信号；参见图3，帧开始标志是32个同相副载波周期，再跟一个逻辑0的波形；参见图4，帧结束标志是整个数据比特周期内都无副载波。图1-4中，T是数据比特周期，Ts为副载波周期。

发明内容

本发明要解决的技术问题是提供一种解码ISO/IEC 14443协议中卡片发送的TYPE A高速数据速率信号的解码器，可以直接对副载波调制信号解码，且在信噪比恶劣的条件下也能很好地工作。

为解决上述技术问题，本发明的解码ISO/IEC 14443协议中卡片发送的TYPE A高速数据速率信号的解码器，包括：

一上升沿检测电路，用于检测解码器使能后输入的副载波信号的第一个上升沿；

一数据比特周期计数器，由所述上升沿检测电路检测到的副载波上升沿标志复位；按射频RF输入时钟计数，同时按数据的比特周期内所含的射频RF时钟个数值循环，其中，射频RF时钟频率同载波频率，为13.56M；

一比较判决电路，由比较电路和判决电路构成；

所述比较电路是一个异或逻辑，其第一个输入为接收到的BPSK副载波调制信号，第二个输入为内部产生的与发送的副载波信号同步的副载波信号；

所述判决电路为一计数器，对一个数据周期内所述比较电路输出的高电平个数进行计数，其计数值分别与第一阈值和第二阈值进行比较；比较结果作为判决结果输出；其中，第一阈值大于第二阈值；

一解码逻辑电路，当所述数据比特周期计数器计数到数据的比特周期边界时，通过判断所述比较判决电路的判决结果来解码。

本发明可以直接对副载波调制信号解码，无需先把副载波去掉。同时具有相当好的抗毛刺性能，在信噪比恶劣的条件下也能很好地工作。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是ISO/IEC 14443协议中卡片发送的TYPE A高速数据速率信号对应逻辑0的波形的示意图；

图2是ISO/IEC 14443协议中卡片发送的TYPE A高速数据速率信号对应逻辑1的波形的示意图；

图3是ISO/IEC 14443协议中卡片发送的TYPE A高速数据速率信号对应帧开始波形的示意图；

图4是ISO/IEC 14443协议中卡片发送的TYPE A高速数据速率信号对应帧结束波形的示意图；

图5是所述解码卡片发送的类型A高速数据速率信号的解码器的逻辑框图；

图6是图5中比较判决电路的逻辑框图。

具体实施方式

结合图5所示，所述解码ISO/IEC 14443协议中卡片发送的TYPE A高速数据速率信号的解码器，包括：一上升沿检测电路，一数据比特周期计数器，一比较判决电路，一解码逻辑电路。利用副载波的第一个上升沿来同步比特边界；利用该比特边界，以及编码特点，在解码器内部产生一个与发送的副载波信号同步的副载波信号；用这个内部产生的副载波信号与接收的BPSK副载波调制信号比较，判决收到的是同相的副载波调制信号还是反相的副载波调制信号；最后根据判决结果以及编码特点，通过一个解码逻辑电路解码出帧开始，数据以及帧结束信号。

再参见图6所示，所述比较判决电路，由比较电路和判决电路构成。

所述比较电路是一个异或逻辑，其第一个输入为接收到的BPSK副载波调制信号，第二个输入为内部产生的与发送的副载波信号同步的副载波信号。

所述判决电路为一计数器，对一个数据周期内所述比较电路输出的高电平个数进行计数，其计数值分别与第一阈值和第二阈值进行比较；比较结果作为判决结果输出；其中，第一阈值大于第二阈值。

所述解码器具体工作原理如下：