[发明专利]一种CDMOS工艺以及制作方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种CDMOS工艺以及制作方法。

背景技术

随着半导体技术的快速发展，现有的高压BCD工艺（即包含BIPOLAR器件、CMOS器件和DMOS器件）中，DMOS器件能承受的击穿电压为200V~700V左右，在制作时多采用LDMOS结构。但是LDMOS结构面积较大，导致通电后，电流密度较小，不适用于功率较大的应用场合。

此外，作为BCD工艺的一种，高压CDMOS工艺主要面向较高功率的应用场合，其中，DMOS器件在制作时，采用VDMOS结构，由于利用了VDMOS结构，使得CDMOS工艺平台中的VDMOS能承受的电压和电流增加，实现CDMOS应用于高功率场合的需求。

如图1所示，为传统的CDMOS工艺平台下的结构图，所述CDMOS工艺包括：N型衬底和N型外延、P型隔离阱、P隔离环、VDMOS体区、N型源漏及引线区、P型源漏及引线区、栅极氧化层、多晶硅栅极、场隔离氧化层、N型或P型场隔离、增强型NMOS管和耗尽型NMOS管。

传统的CDMOS工艺平台制作一般都采用N型浓掺衬底配N型外延层，除了VDMOS器件放置在VDMOS体区外，其他所有器件全部做在P型隔离阱内，这种单阱工艺的限制使得CDMOS工艺平台中CMOS的电路部分只能采用N型MOS管，包括增强型NMOS管和耗尽型NMOS管。在传统的CDMOS工艺平台中，如果耗尽型NMOS管处于工作状态时，在栅极无需加电压；如果耗尽型NMOS管处于非工作状态时，在栅极加负电压；但是在加负电压的情况下，耗尽型NMOS管虽然处于关断状态，但是静态漏电仍然会偏大，这样就造成了电力资源的浪费。

综上所述，在现有技术中，采用CDMOS工艺制作的芯片存在耗尽型NMOS管导致的耗电量较大的问题。

发明内容

本发明实施例提供了一种CDMOS工艺以及制作方法，用于解决在现有技术中，采用CDMOS工艺制作的芯片存在耗尽型NMOS管导致的耗电量较大的问题。

一种CDMOS工艺平台，包括：N型衬底和N型外延、P型隔离阱、P隔离环、VDMOS体区、N型源漏及引线区、P型源漏及引线区、栅极氧化层、多晶硅栅极、场隔离氧化层、N型或P型场隔离和增强型NMOS管，所述CDMOS工艺还包括：N型隔离阱和PMOS器件，其中：

PMOS器件处于N型隔离阱中，所述N型隔离阱处于P型隔离阱内。

一种CDMOS工艺的制作方法，所述方法包括：

在P型隔离阱区域内光刻出N型隔离阱区域；

向所述N型隔离阱区域内注入杂质离子，并将生成的N型隔离阱与该P型隔离阱一起推进至设定的深度；

对所述P型隔离阱和N型隔离阱做隔离氧化处理后，将增强型NMOS器件加入至P型隔离阱且该增强型NMOS器件不在所述N型隔离阱内，以及将PMOS器件加入至该N型隔离阱内。

本发明有益效果如下：

本发明实施例通过将现有技术中CDMOS工艺中的耗尽型NMOS器件用PMOS器件代替，为了实现这种替代，在制作工艺上，增加了N型隔离阱，所述N型隔离阱处于P型隔离阱的空间内，并将增加的PMOS器件处于N型隔离阱内工作，由于PMOS器件是增强型器件，只有在PMOS器件栅极电压值达到设定的开启电压值时才进行工作，否则PMOS器件不工作，与现有的耗尽型NMOS器件相比，可避免耗尽型NMOS器件在不工作的状态下静态漏电流偏大导致芯片待机功耗偏大的问题。

附图说明

图1为传统的CDMOS工艺的结构示意图；

图2为本发明实施例一的一种CDMOS工艺平台的结构示意图；

图3为本发明实施例二的一种CDMOS工艺的制作方法。

具体实施方式

为了实现本发明的目的，本发明实施例提供了一种CDMOS工艺以及制作方法，通过将现有技术中CDMOS工艺中的耗尽型NMOS器件用PMOS器件代替，为了实现这种替代，在制作工艺上，增加了N型隔离阱，所述N型隔离阱处于P型隔离阱的空间内，并将增加的PMOS器件处于N型隔离阱内工作，由于PMOS器件是增强型器件，只有在PMOS器件栅极电压值达到设定的开启电压值时才进行工作，否则PMOS器件不工作，与现有的耗尽型NMOS器件相比，可避免耗尽型NMOS器件在不工作的状态下静态漏电流偏大导致芯片待机功耗偏大的问题。。

下面结合说明书附图对本发明各实施例进行详细描述。

实施例一：