[发明专利]基于宽I/O DRAM的2.5D/3D系统芯片的DRAM修复架构

说明书

本申请要求于2011年8月17日提交的标题为“DRAM Repair Architecture And Method For Wide IO DRAM Based 2.5D/3D System Chips”的美国临时专利申请第61/524,548号的优先权。 

技术领域

本公开总体上涉及电子电路领域。具体地，本公开包括2.5D/3D系统芯片中动态随机存取存储器(DRAM)的修复过程和架构。 

背景技术

传统的二维(2D)电脑芯片、处理器和随机存取存储器(RAM)设置在同一个平面内且通过封装衬底相互连接。 

但是，随着电子工业的演变，如今已经推出第三维-宽输入/输出DRAM并通过中介层(2.5D)将其连接在处理器(3D)的顶部或靠近处理器。因此，第三维的放置方法降低了两个零件间的互连电容。 

发明内容

在一个实施例中，设备包括宽幅输入/输出控制器、内置修复分析器(BIRA)和修复控制器。宽幅输入/输出控制器通过物理层与DRAM通信。内置修复分析器收集来自宽幅输入/输出控制器的通讯故障数据并分析该故障数据以确定DRAM通道中DRAM的故障列和行。修复控制器生成修复DRAM的故障列和行的指令。 

该设备进一步包括：修复定序器，用于按顺序排列所生成的修复指令。 

该设备进一步包括：通用输入/输出(GPIO)管脚，被配置成接收来自修复控制器的修复指令。 

其中，修复控制器是eFUSE修复控制器，修复定序器是eFUSE修复 定序器。 

该设备进一步包括：控制逻辑，被配置为片上系统(SOC)。 

在另一个实施例中，在中介层上安装逻辑管芯和存储器管芯。存储器管芯包括DRAM通道。逻辑具有被处理器测试外壳包裹的控制逻辑。处理器测试外壳能够启动控制逻辑的测试部件。控制逻辑进一步包括宽幅输入/输出控制器、BIRA和修复控制器。宽幅输入/输出控制器通过物理层与DRAM通道通信。BIRA收集来自宽幅输入/输出控制的通信故障数据并分析该故障数据以确定DRAM通道中DRAM的故障列和行。修复控制器生成修复DRAM的故障列和行的指令。 

在另一个实施例中，在逻辑管芯上安装有存储器管芯。存储器管芯具有DRAM通道。逻辑具有被处理器测试外壳包裹的控制逻辑。处理器测试外壳能够启动控制逻辑的测试部件。控制逻辑进一步包括宽幅输入/输出控制器、BIRA和修复控制器。宽幅输入/输出控制器通过物理层与DRAM通信。BIRA收集来自宽幅输入/输出控制器的通信故障数据且分析该故障数据以确定DRAM通道中DRAM的故障列和行。修复控制器生成修复DRAM的故障列和行的指令。 

该设备进一步包括：修复定序器，用于按顺序排列所生成的修复指令。 

该设备进一步包括：通用输入/输出(GPIO)管脚，被配置成接收来自修复控制器的修复指令。 

其中，修复控制器是eFUSE修复控制器，修复定序器是eFUSE修复定序器。 

该设备进一步包括中介层和封装衬底，其中，存储器管芯安装在中介层上，中介层设置在封装衬底上。 

其中，逻辑管芯进一步安装在中介层上。 

其中，存储器管芯安装在逻辑管芯上。 

该设备进一步包括封装衬底，其中，逻辑管芯安装在封装衬底上。 

其中，控制逻辑是片上系统，并且逻辑管芯进一步包括：边界扫描测试外壳，被配置成包裹处理器测试外壳，边界扫描测试外壳被配置成启动电路板的测试部件，其中，处理器测试外壳是电气和电子工程师协会(IEEE) 标准1500测试外壳且边界扫描测试外壳是电气和电子工程师协会标准1149.1测试外壳。 

在另一个实施例中，提供一种方法。该方法收集和分析通信故障数据且生成修复DRAM的故障列和行的指令。该方法包括以下步骤：宽幅输入/输出控制器通过物理层与DRAM通信；BIRA收集来自宽幅输入/输出控制器的通信故障数据；BIRA分析通信故障数据以确定DRAM通道中DRAM的故障列和行；以及生成修复DRAM的故障列和行的指令。 

其中，使用修复控制器生成修复指令。 

该方法进一步包括使用修复定序器按顺序排列所生成的修复指令。 

该方法进一步包括：使用通用输入/输出(GPIO)管脚接收来自修复控制器的修复指令。 

其中，修复控制器是eFUSE修复控制器，修复定序器是eFUSE修复定序器。 

其中，DRAM通道设置在存储器管芯中，存储器管芯设置在中介层上。