[发明专利]电源钳位ESD保护电路

说明书

技术领域

本发明涉及半导体集成芯片的静电放电（Electronic Static Discharge，ESD）保护技术领域，特别涉及一种电源钳位ESD保护电路。

背景技术

在集成电路芯片的制造、封装、测试、运输等过程中，都会出现不同程度的静电放电事件。在集成电路放电时会产生数百甚至数千伏的等效高压，这会击穿集成电路中输入级的栅氧化层，使集成电路受到损伤。特别是随着集成电路中晶体管尺寸的按比例缩小，输入级的栅氧化层厚度越来越薄，更加容易受到外部静电电荷的影响而损坏。

为保护集成电路不受静电损伤，输入和输出接口（Pin）一般有对应的ESD保护电路。但核心电路被直接连接到电源VDD和地VSS之间，若没有电源钳位电路保护的话，很容易受到ESD脉冲的破坏。传统的电源和地之间的ESD钳位电路采用电容-电阻（C-R）耦合方式实现，图1示出了其基本结构。

图1中的ESD保护电路包括一个电容-电阻（C-R）电路、一个触发电路以及一个钳位电路。其中，电容-电阻（C-R）电路包括电阻R1和电容Mcap，用于感应ESD电压，并驱动触发电路；触发电路包括第一反相器和第二反相器；第一反相器包括P型金属-氧化物-半导体（PMOS）晶体管Mp1和N型金属-氧化物-半导体（NMOS）晶体管Mn1，其输出用于驱动第二反相器；第二反相器包括PMOS晶体管Mp2和NMOS晶体管Mn2，其输出用于驱动钳位电路的栅极；钳位电路由一个大尺寸的N-沟道钳位晶体管Mbig构成，用于在感应到ESD脉冲时提供电源到地的电流泄放通道。

当电路正常工作时，电阻R1将节点A下拉至低电平VSS，通过第一反相器和第二反相器产生一个低电平VSS驱动N-沟道钳位晶体管Mbig的栅极，使其关断。当有ESD脉冲施加到VDD上时，电容Mcap保持节点A为高电平，同时维持一段时间，该时间由电阻R1和电容Mcap的R-C时间常数决定。节点A的高电平输入在第一反相器的作用下，在节点B产生一个低电平输出，驱动第二反相器，继而在节点C产生一个高电平输出，驱动N-沟道钳位晶体管Mbig的栅极至高电平，将它开启，提供从VDD到VSS的低阻通道，以泄放静电电荷，起到保护内部电路的作用。

虽然这种C-R结构的传统电源钳位电路在ESD保护方面曾发挥过重要作用，但随着半导体工艺进入纳米尺寸级别，半导体器件的栅氧化层厚度日益减薄，使得该电路的栅氧化层漏电问题越来越严重。此外，为降低电路面积和成本，ESD保护电路中通常采用纳米尺寸工艺实现的金属-氧化物-半导体（MOS）电容来代替传统的电容器，这更容易导致漏电的增加。

仍以图1中的ESD保护电路为例，在纳米尺寸工艺条件下，该电路的漏电主要源于MOS电容Mcap的薄栅氧化层。栅氧化层越薄，MOS电容的泄漏电流就越大，从而在电阻R1上产生更大的压降，使得正常条件下节点A的电平高于VSS，继而使NMOS晶体管Mn1导通，将节点B下拉至一个低于VDD的电平，使得PMOS晶体管Mp2导通，将节点C上拉至一个高于VSS的电平，使得N-沟道钳位晶体管Mbig亚阈值导通。为保证电路具有足够的静电泄放能力，N-沟道钳位晶体管Mbig往往采用超大尺寸的晶体管实现，故其亚阈值漏电也很大。这样，由于MOS电容Mcap的漏电引发了更多的漏电因素。

过多的漏电电流增加了ESD保护电路的出错概率。例如，过大的漏电电流有可能导致ESD保护电路的误触发，进而在正常情况下开启钳位电路，导致电路工作失常及引发更加严重的漏电问题。同时，对于一些便携式应用，低漏电也是非常必要的。

总之，在没有ESD事件发生时，必须想办法抑制ESD保护电路的漏电电流，以免产生ESD钳位电路的误触发等后果。

发明内容

（一）要解决的技术问题

本发明要解决的技术问题在于：如何抑制ESD保护电路的漏电电流。

（二）技术方案

为解决上述技术问题，本发明的技术方案提供了一种电源钳位ESD保护电路，包括：

电源管脚，用于提供电源电压VDD；

接地管脚，用于提供地电平VSS；

电容-电阻电路，用于感应静电放电ESD脉冲，所述电容-电阻电路包括：阻抗元件，连接于所述接地管脚和节点A之间；容抗元件，连接在节点A和节点B之间；

偏置电路，连接在所述节点B和电源管脚之间，用于为所述节点B提供偏置电压；

触发电路，连接于所述电源管脚、接地管脚和电容-电阻电路三者之间，用于根据所述节点A和节点B的电平产生静电放电的触发信号；其中，所述触发信号通过输出节点D输出；以及，